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            EEPW首頁(yè) >> 主題列表 >> 現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)

            現(xiàn)場(chǎng)可編程門(mén)陣列(fpga) 文章 進(jìn)入現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)技術(shù)社區(qū)

            基于DVD-ROM應(yīng)用的內(nèi)容加擾系統(tǒng)的VLSI設(shè)計(jì)

            •   摘 要:本文介紹了一種基于DVD-ROM應(yīng)用的內(nèi)容干擾系統(tǒng)(CSS)的設(shè)計(jì)和實(shí)現(xiàn)。該系統(tǒng)可有效防止對(duì)DVD盤(pán)片的非法拷貝。文中通過(guò)對(duì)其工作原理和實(shí)際應(yīng)用的分析,給出其最終實(shí)現(xiàn)方案,并用Verilog HDL完整整個(gè)系統(tǒng)的設(shè)計(jì)。功能仿真和FPGA驗(yàn)證表明,設(shè)計(jì)成功。   關(guān)鍵詞:內(nèi)容加擾系統(tǒng);DVD;Verilog HDL;FPGA驗(yàn)證   引 言   DVD-ROM的視頻和音頻數(shù)據(jù)是經(jīng)過(guò)加密編碼的,加擾的源是標(biāo)題密鑰(Tittle Key),同時(shí)標(biāo)題密鑰被光盤(pán)密鑰(光盤(pán)密鑰)加密,主機(jī)在播放影碟
            • 關(guān)鍵字: FPGA DVD CSS VLSI   

            基于現(xiàn)場(chǎng)可編程門(mén)陣列的數(shù)控延時(shí)器的設(shè)計(jì)

            •   l 引言   利用硬件描述語(yǔ)言結(jié)合可編程邏輯器件(PLD)可以極大地方便數(shù)字集成電路的設(shè)計(jì),本文介紹一種利用VHDL硬件描述語(yǔ)言結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)的數(shù)控延時(shí)器,延時(shí)器在時(shí)鐘clk的作用下,從8位數(shù)據(jù)線輸入延時(shí)量,到LATCH高電平時(shí)鎖存數(shù)據(jù),可以實(shí)現(xiàn)對(duì)觸發(fā)脈沖TRIG的任意量的延時(shí)。由于延時(shí)范圍不同,設(shè)計(jì)所用到的FPGA的資源也不同,本文詳細(xì)介紹最大延時(shí)量小于觸發(fā)脈沖周期的情況。該延時(shí)器的軟件編程和調(diào)試均在MuxplusⅡ環(huán)境下完成,系統(tǒng)設(shè)計(jì)選用Altera公司的EPFl0K30A
            • 關(guān)鍵字: VHDL 現(xiàn)場(chǎng)可編程門(mén)陣列   

            使用FPGA測(cè)試的一些有效方法

            • 引言   隨著芯片設(shè)計(jì)技術(shù)越來(lái)越成熟,越來(lái)越多的產(chǎn)品選擇使用SoC(System on Chip)的技術(shù)實(shí)現(xiàn)。然而,每一次流片不一定都能達(dá)到預(yù)期的效果。根據(jù)Synopsys公司統(tǒng)計(jì),有超過(guò)60%的公司需要重新流片(respin)。在這個(gè)過(guò)程中浪費(fèi)了大量的金錢(qián),一次修正平均的花費(fèi)就超過(guò)100萬(wàn)美元。如果一旦錯(cuò)過(guò)了商品推出的最佳時(shí)機(jī),那么錯(cuò)過(guò)市場(chǎng)機(jī)會(huì)的代價(jià)則以數(shù)千萬(wàn)美元計(jì),甚至更高。據(jù)統(tǒng)計(jì),在需要respin的芯片中有43%是在前端的設(shè)計(jì)和實(shí)現(xiàn)的時(shí)候產(chǎn)生的邏輯功能錯(cuò)誤。如何避免或減小如此高的風(fēng)險(xiǎn)是每一
            • 關(guān)鍵字: FPGA  

            基于FPGA系統(tǒng)易測(cè)試性的研究

            • 引 言 現(xiàn)代科技對(duì)系統(tǒng)的可靠性提出了更高的要求,而FPGA技術(shù)在電子系統(tǒng)中應(yīng)用已經(jīng)非常廣泛,因此FPGA易測(cè)試性就變得很重要。要獲得的FPGA內(nèi)部信號(hào)十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲,這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)中最困難的一個(gè)流程。另一方面,當(dāng)前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線,除了提供高速并行總線接口外,正迅速向高速串行接口的方向發(fā)展,F(xiàn)PGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps,高速I(mǎi)/O的測(cè)試和驗(yàn)證更成為傳統(tǒng)專(zhuān)注于FPG
            • 關(guān)鍵字: FPGA  

            基于FPGA的USB2.0虛擬邏輯分析儀的設(shè)計(jì)與實(shí)現(xiàn)

            • 引言   傳統(tǒng)的邏輯分析儀體積龐大、價(jià)格昂貴、通道數(shù)目有限,并且在數(shù)據(jù)采集、傳輸、存儲(chǔ)、顯示等方面存在諸多限制,在很大程度上影響了其在實(shí)際中的應(yīng)用。選用高性能的FPGA芯片進(jìn)行數(shù)據(jù)處理,充分利用PC的強(qiáng)大處理功能,配合LabView圖形化語(yǔ)言開(kāi)發(fā)的虛擬邏輯分析儀,其數(shù)據(jù)處理和傳輸速率大大提高,適用性極大增強(qiáng),其顯示、操作界面和低廉的成本較之傳統(tǒng)的邏輯分析儀具有極大的優(yōu)勢(shì)和發(fā)展前景。   工作原理   本設(shè)計(jì)選用Altera公司的Cyclone系列FPGA器件EP1C3進(jìn)行數(shù)據(jù)采集和處理,外接SRAM
            • 關(guān)鍵字: FPGA  

            采用FPGA實(shí)現(xiàn)廣播視頻基礎(chǔ)系統(tǒng)設(shè)計(jì)

            基于FPGA的步進(jìn)電機(jī)控制器設(shè)計(jì)

            •   步進(jìn)電機(jī)是一種將電脈沖信號(hào)轉(zhuǎn)換成相應(yīng)的角位移的特殊電機(jī),每改變一次通電狀態(tài),步進(jìn)電機(jī)的轉(zhuǎn)子就轉(zhuǎn)動(dòng)一步。目前大多數(shù)步進(jìn)電機(jī)控制器需要主控制器發(fā)送時(shí)鐘信號(hào),并且要至少一個(gè)I/O口來(lái)輔助控制和監(jiān)控步進(jìn)電機(jī)的運(yùn)行情況。在單片機(jī)或DSP的應(yīng)用系統(tǒng)中,經(jīng)常配合CPLD或者FPGA來(lái)實(shí)現(xiàn)特定的功能。本文介紹通過(guò)FPGA實(shí)現(xiàn)的步進(jìn)電機(jī)控制器。該控制器可以作為單片機(jī)或DSP的一個(gè)直接數(shù)字控制的外設(shè),只需向控制器的控制寄存器和分頻寄存器寫(xiě)入數(shù)據(jù),即町實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)的控制。   1 步進(jìn)電機(jī)的控制原理   步進(jìn)電機(jī)是數(shù)
            • 關(guān)鍵字: FPGA  

            一種CAN息線光纖傳輸接口設(shè)計(jì)

            •   摘要 在分析CAN總線雙絞線和光纖傳輸特點(diǎn)的基礎(chǔ)上,提出一種基于光纖收發(fā)一體模塊及CAN總線控制器SJAl000的光纖傳輸接口設(shè)計(jì)方案;詳細(xì)介紹光纖收發(fā)器的選取及傳輸接口的實(shí)現(xiàn);根據(jù)光纖收發(fā)一體模塊對(duì)信號(hào)源時(shí)鐘提取的要求以及CAN總線的非破壞性總線仲裁的特點(diǎn),設(shè)計(jì)了一種CAN總線信號(hào)編解碼方法,井用FPGA加以實(shí)現(xiàn);通過(guò)實(shí)際的通信實(shí)驗(yàn)驗(yàn)證了設(shè)計(jì)方案的正確性,并根據(jù)實(shí)驗(yàn)數(shù)據(jù)對(duì)CAN總線在兩種介質(zhì)下的傳輸性能作了比較。   關(guān)鍵詞 CAN總線 光纖 傳輸接口 FPGA   引 言   作為一種成熟的
            • 關(guān)鍵字: CAN總線 光纖 傳輸接口 FPGA  

            FPGA如何同DDR3存儲(chǔ)器進(jìn)行接口?

            •   大家好,我叫Paul Evans,是Stratix III產(chǎn)品營(yíng)銷(xiāo)經(jīng)理。到目前為止,我已經(jīng)從事了6年的雙倍數(shù)據(jù)速率存儲(chǔ)器工作,今天和大家一起討論一下DDR3。DDR3的主要難題之一是它引入了數(shù)據(jù)交錯(cuò),如屏幕上所示。   為了更好地進(jìn)行演示,我們將使用這里所示的Stratix III DDR3存儲(chǔ)器電路板。它上面有幾個(gè)高速雙倍數(shù)據(jù)速率存儲(chǔ)器,例如DDR2 UDIMM插槽、RLD RAM、QDR,當(dāng)然,還有DDR3 UDIMM插槽。因此,我們所要做的就是通過(guò)Quartus軟件來(lái)下載一個(gè)簡(jiǎn)單設(shè)計(jì),F(xiàn)PGA
            • 關(guān)鍵字: FPGA DDR3 存儲(chǔ)器  

            利用FPGA進(jìn)行高速可變周期脈沖發(fā)生器設(shè)計(jì)

            •   1 概括   要求改變脈沖周期和輸出脈沖個(gè)數(shù)的脈沖輸出電路模塊在許多工業(yè)領(lǐng)域都有運(yùn)用。采用數(shù)字器件設(shè)計(jì)周期和輸出個(gè)數(shù)可調(diào)節(jié)的脈沖發(fā)生模塊是方便可行的。為了使之具有高速、靈活的優(yōu)點(diǎn),本文采用atelra公司的可編程芯片F(xiàn)PGA設(shè)計(jì)了一款周期和輸出個(gè)數(shù)可變的脈沖發(fā)生器。經(jīng)過(guò)板級(jí)調(diào)試獲得良好的運(yùn)行效果。   2 總體設(shè)計(jì)思路   脈沖的周期由高電平持續(xù)時(shí)間與低電平持續(xù)時(shí)間共同構(gòu)成,為了改變周期,采用兩個(gè)計(jì)數(shù)器來(lái)分別控制高電平持續(xù)時(shí)間和低電平持續(xù)時(shí)間。計(jì)數(shù)器采用可并行加載初始值的n位減法計(jì)數(shù)器。設(shè)定:當(dāng)
            • 關(guān)鍵字: FPGA  

            增值服務(wù):FPGA分銷(xiāo)關(guān)鍵詞

            •   FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列產(chǎn)品的簡(jiǎn)稱(chēng)。消費(fèi)電子等領(lǐng)域的迅猛發(fā)展,引起了FPGA廠商的重視,他們紛紛應(yīng)對(duì)發(fā)展推出了新的產(chǎn)品以滿(mǎn)足市場(chǎng)需要。Xilinx及時(shí)推出適應(yīng)新技術(shù)需要的Spartan-3A系列,Altera公司推出低功耗的CycloneIII系列產(chǎn)品,ACTEL公司推出了IGLOO系列。FPGA市場(chǎng)展開(kāi)新一輪的競(jìng)爭(zhēng),各大FPGA廠商的分銷(xiāo)商都在配合原廠大力推廣新的產(chǎn)品。   FPGA分銷(xiāo)對(duì)技術(shù)支持要求高   FPGA產(chǎn)品的技術(shù)專(zhuān)業(yè)性較強(qiáng),它的分銷(xiāo)與ASIC(專(zhuān)用集成電路)、ASSP(特定應(yīng)用的
            • 關(guān)鍵字: FPGA  

            基于FPGA的數(shù)字視頻轉(zhuǎn)換接口的設(shè)計(jì)與實(shí)現(xiàn)

            •   引言   本文從實(shí)際應(yīng)用的角度出發(fā),采用FPGA作為主控芯片,設(shè)計(jì)了一款數(shù)字視頻接口轉(zhuǎn)換設(shè)備,該設(shè)備針對(duì)于MT9M111這款數(shù)字圖像傳感器產(chǎn)生的ITU-R BT.656格式數(shù)據(jù)進(jìn)行采集、色彩空間變換、分辨率轉(zhuǎn)換等操作,完成了從ITU-R BT.656格式數(shù)據(jù)到DVI格式數(shù)據(jù)的轉(zhuǎn)換,使得MT9M111數(shù)字圖像傳感器的BT656數(shù)據(jù)格式圖像能夠以1280×960(60Hz)和1280×1024(60Hz)兩種顯示格式在DVI-I接口的顯示器上顯示,并且還具有圖像靜止功能,在系統(tǒng)空
            • 關(guān)鍵字: FPGA 數(shù)字視頻 接口 傳感器   

            基于FPGA的數(shù)字視頻轉(zhuǎn)換接口的設(shè)計(jì)與實(shí)現(xiàn)

            •   引言   本文從實(shí)際應(yīng)用的角度出發(fā),采用FPGA作為主控芯片,設(shè)計(jì)了一款數(shù)字視頻接口轉(zhuǎn)換設(shè)備,該設(shè)備針對(duì)于MT9M111這款數(shù)字圖像傳感器產(chǎn)生的ITU-R BT.656格式數(shù)據(jù)進(jìn)行采集、色彩空間變換、分辨率轉(zhuǎn)換等操作,完成了從ITU-R BT.656格式數(shù)據(jù)到DVI格式數(shù)據(jù)的轉(zhuǎn)換,使得MT9M111數(shù)字圖像傳感器的BT656數(shù)據(jù)格式圖像能夠以1280×960(60Hz)和1280×1024(60Hz)兩種顯示格式在DVI-I接口的顯示器上顯示,并且還具有圖像靜止功能,在系統(tǒng)空
            • 關(guān)鍵字: FPGA  

            利用SmartCompile和賽靈思的設(shè)計(jì)工具進(jìn)行設(shè)計(jì)保存

            •   在FPGA環(huán)境下,設(shè)計(jì)保存實(shí)施比較復(fù)雜,需要保存的事項(xiàng)包括:一項(xiàng)設(shè)計(jì)的HDL描述、一個(gè)模塊的綜合網(wǎng)表、約束文件內(nèi)的布局信息,以及在局部比特文件中的配置數(shù)據(jù)。賽靈思集成軟件環(huán)境(ISE) 9.1i 軟件以新的SmartCompile 技術(shù)為特色,其中包含兩種新的方法:SmartGuide和Partitions,這兩種方法可以保存像布局或布線這樣的設(shè)計(jì)執(zhí)行數(shù)據(jù),并且可以減少解決問(wèn)題所花費(fèi)的時(shí)間。   SmartGuide采用命名和拓樸匹配技術(shù)來(lái)識(shí)別一個(gè)FPGA設(shè)計(jì)中相對(duì)于以前的實(shí)現(xiàn)還沒(méi)有發(fā)生改變的各個(gè)部
            • 關(guān)鍵字: FPGA  

            基于PM3388和FPGA的網(wǎng)絡(luò)接口設(shè)計(jì)

            •   本文根據(jù)十接口千兆以太網(wǎng)線路接口卡設(shè)計(jì)的功能需求和性能需求,按照數(shù)據(jù)處理流程劃分功能模塊,以PM3388作為鏈路層處理芯片和兩片高性能FPGA作為鏈路層處理芯片完成了系統(tǒng)設(shè)計(jì),并給出了具體實(shí)現(xiàn)方案。對(duì)兩片F(xiàn)PGA控制功能的實(shí)現(xiàn)做了重點(diǎn)闡述,對(duì)實(shí)現(xiàn)難點(diǎn)做了深入的分析。   1 前言   隨著網(wǎng)絡(luò)規(guī)模的持續(xù)膨脹和新型網(wǎng)絡(luò)應(yīng)用需求的不斷增長(zhǎng),目前基于IPv4技術(shù)的因特網(wǎng)在可擴(kuò)展性、IP地址空間、安全、服務(wù)質(zhì)量控制、移動(dòng)性、運(yùn)營(yíng)管理和盈利模式等諸多方面面臨著挑戰(zhàn),尤其是地址空間匱乏、可擴(kuò)展性差等缺陷嚴(yán)重制
            • 關(guān)鍵字: FPGA  
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            現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)介紹

            您好,目前還沒(méi)有人創(chuàng)建詞條現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)!
            歡迎您創(chuàng)建該詞條,闡述對(duì)現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)的理解,并與今后在此搜索現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)的朋友們分享。    創(chuàng)建詞條
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