時鐘源 文章 進入時鐘源技術(shù)社區(qū)
基于Xilinx FPGA的DCM動態(tài)重配置方法研究及實現(xiàn)
- 介紹了Xilinx FPGA中DCM的結(jié)構(gòu)和相關(guān)特性，提出了一種基于Xilinx FPGA的DCM動態(tài)重配置的原理方法，并給出了一個具體的實現(xiàn)系統(tǒng)。系統(tǒng)僅通過外部和Xilinx XC4VFX100相連的少數(shù)控制線，就可以在輸入100 MHz時鐘源的條件下，對DCM進行50～300 MHz范圍內(nèi)準(zhǔn)確、快速地變頻。本設(shè)計系統(tǒng)具有接口簡單、實時性強、穩(wěn)定性高等特點，目前已成功應(yīng)用到某星載系統(tǒng)中。
- 關(guān)鍵字： DCM配置 時鐘源 FPGA
串行總線技術(shù)全面解析
- 隨著嵌入式技術(shù)的發(fā)展，串行總線技術(shù)也被越來越多的應(yīng)用于各個領(lǐng)域。比如CAN是ControllerAreaNetwork的縮...
- 關(guān)鍵字： 串行總線技術(shù) 時鐘源 數(shù)據(jù)源
為您的轉(zhuǎn)換器選擇正確的時鐘(3)
- 了解時鐘源 采樣時鐘的潛在來源很多。通常，選擇范圍可以縮小至固定和可調(diào)頻率。適合數(shù)據(jù)轉(zhuǎn)換器的時鐘可參考AN-835[1]和AN-928[2]。這些時鐘的共同點是具有一直被關(guān)注的兩個重要特性：良好的寬帶噪聲性能和低非諧波雜散。雖然簡單地選擇任意時鐘源很吸引人，但這樣會導(dǎo)致性能不佳，尤其要注意宣傳低相位噪聲的廉價振蕩器。最佳做法是在開始設(shè)計前測試并測量時鐘源的相位噪聲，即便制造商聲稱相位噪聲或抖動性能良好。抖動測量時常不一致，使用了針對其他類型系統(tǒng)的方法。這些測量可能不適用于ADC性能，在選擇時鐘源前應(yīng)予以
- 關(guān)鍵字： 時鐘源 振蕩器 201107
一種新穎的內(nèi)外頻標(biāo)自適應(yīng)式時鐘源的設(shè)計
- 介紹傳統(tǒng)內(nèi)外頻標(biāo)切換時鐘源的工作原理，分析了其缺點。在此基礎(chǔ)上，提出一種新的以軟件檢測環(huán)路鎖定指示和控制內(nèi)頻標(biāo)電源的設(shè)計方法，使時鐘源能完成在不同內(nèi)外頻標(biāo)作用下的自適應(yīng)切換。同時給出了自適應(yīng)式時鐘源的軟件實現(xiàn)流程以及環(huán)路濾波器的設(shè)計。實驗結(jié)果表明，該時鐘源不僅具有良好的電性能，且內(nèi)外頻標(biāo)的自適應(yīng)切換也很可靠。
- 關(guān)鍵字： 時鐘源
系統(tǒng)時鐘源的比較選擇及高性能PLL的發(fā)展趨勢
- 在所有電子系統(tǒng)中，時鐘相當(dāng)于心臟，時鐘的性能和穩(wěn)定性直接決定著整個系統(tǒng)的性能。典型的系統(tǒng)時序時鐘信號的產(chǎn)生和分配包含多種功能，如振蕩器源、轉(zhuǎn)換至標(biāo)準(zhǔn)邏輯電平的部件以及時鐘分配網(wǎng)絡(luò)。這些功能可以由元器件芯片組或高度集成的單封裝來完成，如圖1所示。 系統(tǒng)時鐘源需要可靠、精確的時序參考，通常所用的就是晶體。本文將比較兩種主要的時鐘源——晶體振蕩器(XO，簡稱晶振)模塊和鎖相環(huán)(PLL)合成器，并探討高性能PLL的發(fā)展趨勢。? ? 圖1：安森美半導(dǎo)體提供的
- 關(guān)鍵字： 時鐘源 選擇 PLL 發(fā)展
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時鐘源介紹
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