一種基于FPGA的準(zhǔn)單輸入調(diào)變序列生成器設(shè)計(jì)

• 　　1.引言 　　隨著集成電路復(fù)雜度越來(lái)越高，測(cè)試開銷在電路和系統(tǒng)總開銷中所占的比例不斷上升，測(cè)試方法的研究顯得非常突出。目前在測(cè)試源的劃分上可以采用內(nèi)建自測(cè)試或片外測(cè)試。內(nèi)建自測(cè)試把測(cè)試源和被測(cè)電路都集成在芯片的內(nèi)部，對(duì)于目前SOC級(jí)的芯片測(cè)試如果采用內(nèi)建自測(cè)試則付出的硬件面積開銷則是很大的，同時(shí)也增加了芯片設(shè)計(jì)的難度：因此片外測(cè)試便成為目前被普遍看好的方法。由于FPGA具有可重構(gòu)的靈活性，利用FPGA來(lái)作為測(cè)試源實(shí)現(xiàn)片外測(cè)試就是一種非常有效的手段。 　　由于偽隨機(jī)模式測(cè)試只需要有限個(gè)數(shù)的輸入向量便
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