可測性設(shè)計 文章 進入可測性設(shè)計技術(shù)社區(qū)
一種安全可控的SoC可測性設(shè)計
- 提出了一種安全可控的可測性設(shè)計DFT（Design For Test）。DFT既能夠完成對SoC的測試，又能保障SoC自身敏感信息和關(guān)鍵技術(shù)的安全。
- 關(guān)鍵字： SoC 可測性設(shè)計 信息安全
嵌入式存儲器的測試及可測性設(shè)計研究
- 引言 近年來，消費者對電子產(chǎn)品的更高性能和更小尺寸的要求持續(xù)推動著SoC（系統(tǒng)級芯片）產(chǎn)品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續(xù)推動這種無止境的需求以及繼續(xù)解決器件集成領(lǐng)域的挑戰(zhàn)，最
- 關(guān)鍵字： 嵌入式存儲器 測試 可測性設(shè)計
一種針對多級串聯(lián)模擬電路的可測性設(shè)計技術(shù)
- 摘要：隨著集成電路的發(fā)展，測試難度的增加，可測試性設(shè)計也越來越重要。針對串聯(lián)結(jié)構(gòu)的模擬電路提出一種可測性設(shè)計結(jié)構(gòu)，該結(jié)構(gòu)大大提高了電路內(nèi)系統(tǒng)模塊的可測試性，減少了需要額外引出的I／O數(shù)，同時不隨內(nèi)部模塊
- 關(guān)鍵字： 多級 串聯(lián) 模擬電路 可測性設(shè)計
一款雷達芯片的基于掃描路徑法可測性設(shè)計
- 針對一款雷達芯片電路采用基于掃描路徑法的可測性設(shè)計，在設(shè)計過程中采用時鐘復(fù)用技術(shù)、IP隔離技術(shù)，以及針對具體的時鐘產(chǎn)生電路采用了其他特殊處理技術(shù)；通過采用多種恰當(dāng)有效的可測性設(shè)計策略后，大大提高了該芯片電路可測性設(shè)計的故障覆蓋率，最終其測試覆蓋率可達到97％，完全滿足設(shè)計指標(biāo)的要求。
- 關(guān)鍵字： 雷達芯片 可測性設(shè)計 路徑
基于SRAM的FPGA連線資源的一種可測性設(shè)計
- 本文提出在FPGA芯片內(nèi)插入多條移位寄存器鏈的方法，可使測試開關(guān)盒連線資源的時問比傳統(tǒng)的測試方法和已有的一種方法時間上減少了99％以上，大大降低了測試的時間，降低了測試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內(nèi)。
- 關(guān)鍵字： SRAM FPGA 資源 可測性設(shè)計
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可測性設(shè)計介紹
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