ISE Design Suite 13設(shè)計(jì)套件專門針對(duì)最新28nm 7系列 FPGA而打造、從產(chǎn)品安裝到設(shè)計(jì)驗(yàn)證，ISE 13 致力于讓客戶最大限度地利用有限的時(shí)間和設(shè)計(jì)資源實(shí)現(xiàn)最大的生產(chǎn)力。
ISE 13在 CORE Generator? 系統(tǒng)中提供了 AXI(Advance extensible Interface) 互聯(lián)支持，以構(gòu)建性能更高的點(diǎn)對(duì)點(diǎn)架構(gòu)。設(shè)計(jì)團(tuán)隊(duì)如果構(gòu)建了自己的符合 AXI 協(xié)議的 IP ，那么就能利用可選的 AXI BFM（總線功能模型）驗(yàn)證 IP 來仿真 AXI 互聯(lián)協(xié)議，從而可輕松確保所有接口事件處理都能正確運(yùn)行。 AXI BFM 目前在 ISim 以及 Cadence、Mentor 和 Synopsys 等仿真器中可用。用戶現(xiàn)在還能在面向 Virtex-6和 Spartan-6 FPGA 的設(shè)計(jì)中通過嵌入式開發(fā)套件來訪問 AXI_PCIe 核。此外，嵌入式開發(fā)套件中的 ChipScope? AXI Monitor 核還能監(jiān)控 AXI3 接口，并提供可選的 AXI 協(xié)議檢查器。AXI 協(xié)議檢查器圍繞 ARM System Verilog Assertions（SVA）而設(shè)計(jì)，可支持 39 個(gè) Ready/Valid 握手協(xié)議檢查。
? 加速驗(yàn)證流程。 設(shè)計(jì)流程中集成了ISE仿真器 (Xilinx ISim)，從而使得開發(fā)和驗(yàn)證可以全部在PlanAhead用戶界面中實(shí)現(xiàn)。設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在可以將仿真運(yùn)行時(shí)間從之前的數(shù)小時(shí)縮短到幾分鐘。通過實(shí)時(shí)仿真，驗(yàn)證工程師可以測(cè)試已實(shí)施的設(shè)計(jì)模塊，同時(shí)把其它開發(fā)中的模塊留在仿真器中，從而將整體驗(yàn)證速度提升至原來的 100 倍（相比原始本地仿真）。新的可選 AXI4 總線函數(shù)模型也可以添加到驗(yàn)證測(cè)試平臺(tái)，進(jìn)一步加快驗(yàn)證速度，驗(yàn)證客戶提供的 IP 的互聯(lián)邏輯，提高整體生產(chǎn)力。
? 支持層次化的設(shè)計(jì)方法和支持RTL設(shè)計(jì)復(fù)用。通過完善設(shè)計(jì)保存能力提供更多功能，確定已完成設(shè)計(jì)部分的早期實(shí)施結(jié)果，而無需等待其他設(shè)計(jì)團(tuán)隊(duì)。這項(xiàng)全新功能支持高級(jí)優(yōu)化，例如智能時(shí)鐘門控，它可以降低多達(dá) 30% 的動(dòng)態(tài)功耗，加快剩余設(shè)計(jì)的時(shí)序收斂和時(shí)序保存，提高整體生產(chǎn)力
? 新的Team Design Flow （團(tuán)隊(duì)設(shè)計(jì)流程）。ISE 13設(shè)計(jì)套件采用了全新Team Design方法(參見利用Team Design提高生產(chǎn)力)，讓各組開發(fā)人員可以同時(shí)工作，解決多名工程師合作開展一個(gè)項(xiàng)目時(shí)
? 方便易用。通過整合 ISE 項(xiàng)目瀏覽器（Project Navigator）而變得方便使用，PlanAhead 軟件擴(kuò)展了邏輯設(shè)計(jì)流程方法，能夠通過布局規(guī)劃、多個(gè)實(shí)現(xiàn)進(jìn)程、層次化探索、快速時(shí)序分析和基于模塊的實(shí)現(xiàn)來發(fā)揮設(shè)計(jì)的最大優(yōu)勢(shì)
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