三維集成電路的第一代商業(yè)應(yīng)用，CMOS圖像傳感器和疊層存儲器，將在完整的基礎(chǔ)設(shè)施建立之前就開始。在第一部分，我們將回顧三維集成背后強(qiáng)大的推動因素以及支撐該技術(shù)的基礎(chǔ)設(shè)施的現(xiàn)狀，而在第二部分(下期)，我們將探索一下三維集成電路技術(shù)的商業(yè)化。

　　不論是在需要考慮柵極和互連延遲的器件級別，還是在需要考慮帶寬和時序問題的系統(tǒng)級別，都無法避免一場正在發(fā)生的完美風(fēng)暴，它要求業(yè)界在如何實現(xiàn)微電子功能方面做出轉(zhuǎn)變。影響這一轉(zhuǎn)變的關(guān)鍵因素包括國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)的推遲，以及由難于集成多孔低k材料所帶來的銅和低k線尺寸持續(xù)縮減的問題。與此同時，高達(dá)50%的功耗用在芯片的互連線上，即使對于65nm工藝節(jié)點的銅互連線來說，引線電阻和寄生電容也已經(jīng)成為問題。

　　最早認(rèn)識到這些問題是在2001年，當(dāng)時IEEE院士Saraswat、Rief和Meindl預(yù)測，“芯片互連恐怕會使半導(dǎo)體工業(yè)的歷史發(fā)展減速或者止步……”，并提出應(yīng)該探索電路的3D集成技術(shù)。

　　2007年9月，半導(dǎo)體工業(yè)協(xié)會(SIA)宣稱：“在未來大約10-15年內(nèi)，縮小晶體管尺寸的能力將受到物理極限的限制”，因此3D集成的需求變得更加明顯。全新的器件結(jié)構(gòu)，比如碳納米管、自旋電子或者分子開關(guān)等，在10-15年內(nèi)還不能準(zhǔn)備好。5新型組裝方法，如3D集成技術(shù)再次被提了出來。

　　存儲器速度滯后問題是3D集成的另一個推動因素，眾所周知，相對于處理器速度，存儲器存取速度的發(fā)展較慢，導(dǎo)致處理器在等待存儲器獲取數(shù)據(jù)的過程中被拖延。在多核處理器中，這一問題更加嚴(yán)重，可能需要將存儲器與處理器直接鍵合在一起。

　　3DIC集成技術(shù)的拯救

　　2005年2月，當(dāng)《ICsGoingVertical》發(fā)表時，幾乎沒有讀者認(rèn)識到發(fā)生在3DIC集成中的技術(shù)進(jìn)步，他們認(rèn)為該技術(shù)只是疊層和引線鍵合，是一種后端封裝技術(shù)。

　　今天，3D集成被定義為一種系統(tǒng)級集成結(jié)構(gòu)，在這一結(jié)構(gòu)中，多層平面器件被堆疊起來，并經(jīng)由穿透硅通孔(TSV)在Z方向連接起來(圖1)。

　　為制造這樣的疊層結(jié)構(gòu)，已經(jīng)開發(fā)了很多工藝，下面所列的正是其中的關(guān)鍵技術(shù)：

　　■TSV制作：Z軸互連是穿透襯底(硅或者其他半導(dǎo)體材料)而且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬;

　　■層減薄技術(shù)：初步應(yīng)用需減薄到大約75~50μm，而在將來需減薄到約25~1μm;

　　■對準(zhǔn)和鍵合技術(shù)：或者芯片與晶圓(D2W)之間，或者晶圓與晶圓(W2W)之間。

　　通過插入TSV、減薄和鍵合，3DIC集成可以省去很大一部分封裝和互連工藝。然而，目前還未完全明確，這些在整個制造工藝中需要集成在什么位置。似乎對于TSV工藝，可以在IC制造和減薄過程中，經(jīng)由IDM或晶圓廠獲得，而鍵合可以由IDM實現(xiàn)，也可以在封裝操作中由外部的半導(dǎo)體組裝和測試提供商(OSATS)實現(xiàn)，但這有可能在技術(shù)成熟時發(fā)生變化。

　　在將來很有可能發(fā)生的是，3DIC集成技術(shù)會從IC制造與封裝之間的發(fā)展路線發(fā)生交疊時開始。

　　3D工藝選擇

　　TSV可以在IC制造過程中制作(先制作通孔，viafirst)，也可以在IC制造完成之后制作(后制作通孔，vialast)。在前一種情況下，前道互連(FEOL)型TSV是在IC布線工藝開始之前制作的，而后道互連(BEOL)型TSV則是在金屬布線工藝過程中在IC制造廠中實現(xiàn)的。