鎖定時(shí)間

　　GPON業(yè)務(wù)是異步的，下游規(guī)定為2.488Gbyte/s，上游定義為1.244Gbyte/s。在上游業(yè)務(wù)中，給每個(gè)用戶(hù)一個(gè)傳輸數(shù)據(jù)的時(shí)隙。從ONU到OLT的業(yè)務(wù)不是連續(xù)的，由數(shù)據(jù)突發(fā)組成。在上游方向的接收端，為了獲得高速數(shù)據(jù)需要系統(tǒng)同步和時(shí)鐘鎖定。

　　處理這些高速數(shù)據(jù)突發(fā)所需的鎖定時(shí)間，對(duì)于GPON是50位時(shí)間，而傳統(tǒng)系統(tǒng)允許相當(dāng)長(zhǎng)的鎖定時(shí)間(通常幾千位時(shí)間)。傳統(tǒng)技術(shù)(如時(shí)鐘數(shù)據(jù)恢復(fù)電路)不能用在這些情況下，所以，專(zhuān)門(mén)分立突發(fā)模式接收機(jī)用來(lái)滿(mǎn)足上游數(shù)據(jù)中固有的非常短鎖定時(shí)間的要求。然而，這類(lèi)接收機(jī)消耗大量功率，導(dǎo)致占位面積不是最佳，使整個(gè)系統(tǒng)成本增加。

　　延遲和自適應(yīng)

　　FPGA器件可解決此問(wèn)題。輸入緩沖器包含適合不同線路條件的專(zhuān)門(mén)邏輯。每個(gè)可編程I/O單元包含4個(gè)可編程I/O(見(jiàn)圖2)。這些I/O的每個(gè)I/O都包含專(zhuān)門(mén)的邏輯，允許器件補(bǔ)償由每個(gè)引腳高達(dá)2Gbyte/s性能引起的定時(shí)變化。其關(guān)鍵是輸入延遲邏輯和自適應(yīng)輸入邏輯(AIL)。

　　圖2 FPGA輸入邏輯

　　輸入延遲邏輯功能提供高達(dá)128個(gè)延遲單元，使輸入數(shù)據(jù)在0.45ps額定延遲。與輸入延遲邏輯相連的所有功能為監(jiān)控和保持輸入時(shí)鐘/數(shù)據(jù)相位關(guān)系提供I/O邏輯性能，以保證單個(gè)I/O的建立和保持時(shí)間。檢測(cè)數(shù)據(jù)轉(zhuǎn)變點(diǎn)和延遲數(shù)據(jù)(為了使采樣時(shí)鐘沿不在轉(zhuǎn)變點(diǎn)處)，從而正確地鎖定數(shù)據(jù)。此模式是一個(gè)自控制閉環(huán)系統(tǒng)，可由FPGA控制。它可跟蹤和補(bǔ)償由壓力、電壓和溫度引起的延遲變化，而這些變化可能導(dǎo)致參量超過(guò)整個(gè)系統(tǒng)控制范圍。

　　為了集中在無(wú)噪聲環(huán)境下，所有工作都是基于“伸縮窗：(‘sliding window’)原理。此窗取輸入數(shù)據(jù)的多個(gè)連續(xù)周期的抽點(diǎn)。為了在任何給定時(shí)間采樣，所有數(shù)據(jù)周期都呈現(xiàn)在延遲鏈上。例如，數(shù)據(jù)率為1.25Gbyte/s，則全部7個(gè)數(shù)據(jù)周期呈現(xiàn)在延遲鏈中。AIL寄存沿延遲線給定點(diǎn)(取決于窗位置)的9個(gè)連續(xù)數(shù)據(jù)位。一個(gè)中心分接頭寄存器(見(jiàn)圖3)做為數(shù)據(jù)有效窗的參考點(diǎn)，而周?chē)募拇嫫鞔_定窗寬度。根據(jù)來(lái)自延遲分接頭寄存器的反饋，定時(shí)通過(guò)延遲單元數(shù)(128)的數(shù)據(jù)輸入，選擇數(shù)據(jù)眼最好是無(wú)噪聲環(huán)境。