一直以來,信號完整性都是模擬工程師考慮的問題,但是隨著串行數(shù)據(jù)鏈接的傳輸速率向GHz級發(fā)展,數(shù)字硬件設計人員現(xiàn)在也必須關注這個重要的問題。

　　目前,芯片之間的高速串行鏈接已經(jīng)獲得了廣泛的應用,用于提高較窄的總線帶寬的吞吐量。一些最新的DSP和處理器已經(jīng)開始采用串行RapidIO對于很多硬件設計人員來說,芯片間通訊使用超過300MHz的總線速率是一個新的挑戰(zhàn),而設計出GHz級數(shù)據(jù)傳輸速率的高質(zhì)量數(shù)據(jù)鏈接則要求更多的細心和了解,才能確保電路板設計和噪音不會損害到性能。

　　本文探討設計人員可能會面臨的一些信號完整性(SI) 問題和注意事項,重點介紹他們面臨的問題,并提出一些建議。為了舉例說明如何應用這些原則,本文介紹了一種16 端口串行RapidIO交換機。

　　注意事項

　　信號質(zhì)量非常重要,在串行RapidIO 中,它是通過接收眼的大小和形狀來量化的。接收眼是一種無限延續(xù)的軌跡,在接收眼中,波形會隨著上一個軌跡不斷延續(xù)(圖1)。如果信號路徑中吸收了噪音或其它隨機信號,便會引起信號抖動和接收眼收縮,從而導致信號質(zhì)量下降。

 

　　圖1 包含一個接收眼圖的范圍軌跡

 

　　圖2 脈沖過沖和下沖的典型特征

　　在超過300MHz 的頻率上,適用于較低頻率電路板設計的大部分最佳做法都需要修改。FR4材料或許還能夠成功用作基礎材料,但是在更高的頻率上,則需要在阻抗計算和軌跡建模中重新考慮材料的介電常數(shù)和損耗系數(shù)。通孔通路的設計也變得十分重要,因為未使用的管狀長度會表現(xiàn)出同較厚的電路板和背板不匹配的阻抗。請貼出設計模擬以便對性能進行檢驗,并注意信號完整性不太理想的路徑,同時指出串音區(qū)域。