Forte Design升級(jí)了Cynthesizer行為綜合方案，可提供更廣泛的生產(chǎn)ESL設(shè)計(jì)流程。Cynthesizer v2.5支持功率估計(jì)、形式驗(yàn)證、模塊化接口IP、FPGA樣品及完整的設(shè)計(jì)報(bào)告子系統(tǒng)。這些新功率可使設(shè)計(jì)人員訪問(wèn)關(guān)鍵的設(shè)計(jì)信息，簡(jiǎn)化高層設(shè)計(jì)的采用，進(jìn)一步提高設(shè)計(jì)質(zhì)量。 

　　在該公司與Sequence Design的合作下，Cynthesizer客戶可用Sequence的PowerTheater自動(dòng)測(cè)量RTL及門電荷下的功耗。通過(guò)測(cè)量系統(tǒng)至網(wǎng)表設(shè)計(jì)過(guò)程的功率并報(bào)告功率估計(jì)，用戶可以權(quán)衡成本(區(qū)域)、性能及功率等指標(biāo)，使其產(chǎn)品實(shí)現(xiàn)合適的RTL質(zhì)量。 

　　設(shè)計(jì)接口協(xié)議既耗時(shí)，又容易有錯(cuò)誤發(fā)生。這款最新推出的Cynthesizer便于設(shè)計(jì)師將其可配置的模塊化接口與C、C++和SystemC設(shè)計(jì)模塊結(jié)合起來(lái)，創(chuàng)建可重復(fù)使用的接口IP。Cynthesizer可自動(dòng)生成具有目標(biāo)接口協(xié)議的最優(yōu)規(guī)劃和資源利用的RTL硬件描述。然后客戶可通過(guò)改變C代碼中的類型聲明實(shí)現(xiàn)各種接口的假設(shè)分析。 

　　升級(jí)版本還支持采用Cadence Design Encounter等角檢查器的RTL至門形式驗(yàn)證。設(shè)計(jì)師們可自動(dòng)驗(yàn)證Cynthesizer后邏輯綜合網(wǎng)表生成的優(yōu)化RTL，以提供性能更穩(wěn)定的網(wǎng)表廣播完畢流。該功能可使設(shè)計(jì)師們迅速將Cynthesizer集成到現(xiàn)有ASIC和SoC設(shè)計(jì)流程中。