摘要：鑒于目前常用的基于計(jì)算機(jī)的并行頻域OCT圖像預(yù)處理系統(tǒng)速度慢、體積龐大等缺陷，設(shè)計(jì)了基于ADSP-BF561的圖像處理硬件平臺。該平臺包括了ADSP-BF561最小系統(tǒng)、視頻采集解碼電路、視頻編碼顯示電路等部分。實(shí)驗(yàn)表明：該平臺提高了圖像處理速度，并且實(shí)現(xiàn)了系統(tǒng)的小型化。

關(guān)鍵詞：并行頻域OCT；ADSP-BF561；硬件平臺

　　*國家自然科學(xué)基金項(xiàng)目(項(xiàng)目編號60674111)
　　2008年7月3日收到本文修改稿。李剛：教授，從事信號檢測與處理、智能儀器儀表的研究。

引言

　　光學(xué)相干層析成像(OCT)是一種迅速發(fā)展的無損傷、高分辨率醫(yī)學(xué)層析成像技術(shù)[1-2]。新近發(fā)展起來的并行頻域OCT(PSDOCT)無需軸向和橫向掃描即可得到樣品一行深度信息的層析圖像，已成為實(shí)時(shí)OCT成像發(fā)展的趨勢[3-4]。并行頻域OCT圖像預(yù)處理系統(tǒng)結(jié)構(gòu)如圖1所示，系統(tǒng)由光學(xué)系統(tǒng)和圖像處理系統(tǒng)兩部分組成，原理如下：從寬帶光源發(fā)出的光經(jīng)分光棱鏡分束后分別照射到樣品和參考鏡(反射鏡)上。柱面鏡1將其子午面M內(nèi)樣品反射回來的光聚焦為平行于柱面鏡母線的一條直線，與參考鏡反射回來的參考光發(fā)生干涉，經(jīng)光柵分光及柱面鏡2聚焦后通過圖像采集電路進(jìn)行圖像采集。由于樣品反射回來的光信號被樣品的反射系數(shù)所調(diào)制，通過圖像處理系統(tǒng)對輸出的頻域圖像進(jìn)行逐行IFFT(快速傅里葉逆變換)、幅度譜計(jì)算并進(jìn)行直流項(xiàng)移位即可得到位于柱面鏡1子午面內(nèi)樣品的二維層析圖像。并輸出在顯示器上顯示。

圖1  并行頻域OCT圖像預(yù)處理系統(tǒng)

　　目前大多數(shù)OCT圖像處理系統(tǒng)由攝像機(jī)、圖像采集卡及計(jì)算機(jī)組成。用攝像機(jī)和圖像采集卡完成圖像采集功能，圖像處理則是由軟件在計(jì)算機(jī)中完成[5-6]。由于計(jì)算機(jī)體積龐大,并且是任務(wù)分時(shí)處理系統(tǒng)，運(yùn)行過程中的其他任務(wù)可能影響OCT成像的速度，而且下位機(jī)與計(jì)算機(jī)之間的通訊速度慢，所以目前還無法滿足并行頻域OCT成像系統(tǒng)便攜化、快速處理的需求。鑒于此，本文設(shè)計(jì)了以ADI公司雙核定點(diǎn)DSP — ADSP-BF561[7-8]為核心，結(jié)合視頻解碼和編碼技術(shù)的并行頻域OCT圖像預(yù)處理系統(tǒng)硬件平臺。

ADSP-BF561

　　ADSP-BF561(下面簡稱BF561)是ADI公司和Intel 公司合作推出的基于微信號體系結(jié)構(gòu)技術(shù)的定點(diǎn)DSP，整合了傳統(tǒng)體系結(jié)構(gòu)DSP和RISC控制器的優(yōu)點(diǎn)。該器件采用改進(jìn)的哈佛結(jié)構(gòu)以及多級流水線結(jié)構(gòu)。其核心由兩枚獨(dú)立且對稱的600 MHz高性能Blackfin處理器組成。

硬件設(shè)計(jì)

　　本方案利用BF561的特點(diǎn)，設(shè)計(jì)出并行頻域OCT圖像預(yù)處理系統(tǒng)的硬件平臺(見圖2)。該平臺包括了ADSP-BF561最小系統(tǒng)、視頻采集解碼電路、視頻編碼顯示電路等部分。

圖2  系統(tǒng)硬件結(jié)構(gòu)

　　ADSP-BF561最小系統(tǒng)

　　ADSP-BF561最小系統(tǒng)由ADSP-BF561、電源電路、時(shí)鐘電路、復(fù)位電路、JTAG接口電路、SDRAM、FLASH等部分組成。

　　·供電電源
　　系統(tǒng)為三電壓供電，包括：1.2V的內(nèi)核電壓，3.3V的I/O電壓和ADV7183的電壓，3V的ADV7179電壓。采用TPS75003 DC-DC控制器實(shí)現(xiàn)分別提供1.2V、3.3V 、3V電源供應(yīng)。

　　·系統(tǒng)時(shí)鐘
　　BF561時(shí)鐘信號既可以由內(nèi)部放大器與外接晶體或陶瓷諧振器構(gòu)成的振蕩器提供，也可以直接采用外部時(shí)鐘輸入。

　　·復(fù)位電路
　　系統(tǒng)復(fù)位電路采用簡單的RC充、放電電路。

　　·JTAG接口電路
　　BF561提供了一個IEEE 1149.1 J TAG 測試訪問接口。通過此接口可以實(shí)現(xiàn)在線仿真、程序下載等操作，并且可以設(shè)置斷點(diǎn)，觀察變量和寄存器，系統(tǒng)采用14針接口的標(biāo)準(zhǔn)。

　　·SDRAM電路
　　由于視頻數(shù)據(jù)信息量很大，而ADSP-BF561內(nèi)部存儲器容量有限，所以系統(tǒng)需要外擴(kuò)SDRAM作為視頻數(shù)據(jù)的緩存器。BF561具有的兼容PC133的SDRAM控制器可以通過編程與多達(dá)4個BANK的SDRAM連接，每個BANK的容量最多可達(dá)128MB。本系統(tǒng)選用兩片16位32MB容量的SDRAM—HY57V561620擴(kuò)展為一片32位的64MB容量SDRAM，用以靈活實(shí)現(xiàn)系統(tǒng)16位或32位的數(shù)據(jù)讀寫要求。將其接在BF561同步存儲空間的BANK0上，地址范圍為0x00000000～0x4000000。BF561與SDRAM的硬件連接如圖3所示。

圖3  BF561與SDRAM的接口電路