成果

　　為了面對這些嚴苛的要求，美國國家半導體開發(fā)出一款能夠有效解決這些技術挑戰(zhàn)的LVDS SERDES（串列解串器）晶片組DS90C2411 和DS90C1241。

　　SERDES的特點

　　這款晶片組將接收高達24位元的并行CMOS/TTL電位資料，以及來自圖形或視頻資料源資料相關的時脈源。資料和時脈將在單個差動對上串列傳送。24位元資料可以被用來表示顯示顏色資料（共18位元或6位/顏色）和控制訊號（Hsync, Vsync和資料使能）。對于最大840Mbps的合成頻寬，能支援從5MHz到35MHz的頻率（今后可以擴展到65MHz）。

　　透過介面上的資料源和接收器兩側的差動對的每個腳/電源上分別加入電容（參見圖1），能夠有效地實現(xiàn)介面連結的交流耦合。電容將有效地阻擋連結上任何直流電位的偏置，這樣就成功的隔離接收器與資料源以及它們與自身的電源。通過這些相同的電容實現(xiàn)的任何直流電位的隔離，實際上只讓更高頻率（大于1MHz）的交換內容通過電實體介面連結。在此情況下，串列化訊號本身實際上是在與LVDS電氣電位（+/- 350 mV）類似的差動電位上進行交換的。與其他類型的介面相比，這一較低的差動擺幅電位會帶來相對更低的功耗和EMI效能。

圖1：雙線串列介面

　　數(shù)量減少的互連

　　在這款新產品中采用了兩種方法，大幅度減少了互連的數(shù)量：
　　·嵌入式時脈
　　·較寬/大的串列比
　　
　　高達24位元的并行資料和時脈輸入串列器（DS90C241）。串列器將并行資料轉換成串列化資料（24:1），使其能夠通過低成本的銅互連線構成的差動對（雙線）進行發(fā)送。除并行資料外，時脈（CLK1和CLK0）和其他維持直流平衡和連結完整性（DCB和DCA）所必須的附加位元也與實際的資料位元一起被串列化（參見圖2）。將時脈嵌入到資料中，能消除當資料和時脈在解串器一側被恢復時，可能會產生和引起資料錯誤的時脈到資料邊沿歪斜問題，并從中獲得關鍵性的好處。

　　隨機數(shù)據(jù)鎖定和熱插拔

　　此款產品的另一個獨特之處，在于不像其他的介面解決方案那樣必須在解串器一側使用一個參考時脈，來對嵌入式時脈訊號進行識別和/或解碼。其解串架構具有一項獨特的優(yōu)點，那就是無需在解串器中使用任何參考時脈，就能鎖定所有隨機數(shù)據(jù)模式（RDL，隨機數(shù)據(jù)鎖定）。RDL特點為實現(xiàn)另一項終端用戶的優(yōu)勢“熱插拔”創(chuàng)造了條件。“熱插拔”的特點能夠促使解串器重新鎖定到電纜連接和斷開時可能出現(xiàn)的斷開后有效、斷開無效和斷開的串列化資料流程。在此情況下，不需要任何特殊的時脈訓練模式或介面連結的特殊初始化序列，介面就能容易地重新鎖定。
　　
　　交流耦合和直流平衡

　　由于整個介面連結是交流耦合的，因此介面連結必然很容易受到引起1或0非平衡密度的直流電荷的影響。連續(xù)的1或0會在連結上建立潛在的直流電位電荷，這會妨礙一個狀態(tài)（1或0）到另一個狀態(tài)的正確轉換，從而導致出現(xiàn)資料錯誤。這一種效應也被稱作ISI，符號間干擾2。因此，為了降低ISI效應，國家半導體新的介面產品中采用了一種整合的直流平衡演算法。

　　長距電纜驅動

　　為了能夠在10公尺的電纜驅動長度下，得到高達1Gbps（或840Mbps）的頻寬，必須在電纜的末端得到干凈并且較大的“眼圖張開度”（“Eye” openings），以確保接收解串器能可靠地恢復資料。過量的抖動和電纜引起的訊號損失 2等因素都會阻止“眼睛”張得更大。通過對串列器中的PLL（鎖相環(huán)）進行精確的設計能減小或消除過量的抖動。為了克服由電纜負載所引起的訊號損失，因此采用了一項被稱為預放大2的技術，其本質上是在串列化資料流程的開關轉換處對訊號進行過驅動/提升處理。

圖2：串列化配置和協(xié)定

　　結論

　　透過美國國家半導體新型顯示SERDES產品DS90C241 / DS90C124 SERDES的介紹，圖3展示了一款的新型數(shù)位顯示介面，它適用于要求特別嚴格和/或苛刻的遠距離應用，并在SVGA（800x 600）/42 MHz解析度下的工作距離長達10公尺。該介面架構能容易地升級到更高的頻寬，用來支援未來如XGA或更高的顯示解析度。

圖3：典型應用－后座資訊娛樂與導航顯示