2．5 控制模塊

　　控制模塊控制高通濾波、加窗、平均能量計(jì)算以及語(yǔ)音判決模塊的運(yùn)行，并且根據(jù)實(shí)際情況對(duì)門(mén)限進(jìn)行更新。

　　2．6 系統(tǒng)綜合結(jié)果

　　表2為本設(shè)計(jì)在兩款FPGA芯片上的綜合結(jié)果。

　　綜合結(jié)果顯示，本設(shè)計(jì)在硬件上占用的資源較少，并可在低成本的FPGA（考慮到成本，選用CycloneII系列的EP2C5T144C7）上實(shí)現(xiàn)。因此本設(shè)計(jì)也可以與其他數(shù)字語(yǔ)音處理模塊一起構(gòu)成完整的語(yǔ)音處理芯片。

　　2．7 仿真結(jié)果及分析

　　圖7為ModelSim仿真結(jié)果。圖中最后一行信號(hào)為檢測(cè)結(jié)果，高電平表示語(yǔ)音，低電平表示靜音。由仿真結(jié)果可以看到，所設(shè)計(jì)的FPGA可以滿(mǎn)足準(zhǔn)確性及實(shí)時(shí)性的要求。

　　由前面各個(gè)模塊的分析結(jié)果可以推算出，本設(shè)計(jì)在采集完一幀數(shù)據(jù)、在14個(gè)時(shí)鐘周期后可將判決結(jié)果輸出。

　　本文介紹了基于短時(shí)能量和短時(shí)過(guò)零率的VAD算法的FPGA實(shí)現(xiàn)。整個(gè)系統(tǒng)采用VHDL進(jìn)行描述，并進(jìn)行了仿真，驗(yàn)證了設(shè)計(jì)的正確性。系統(tǒng)的時(shí)鐘頻率可達(dá)46.22MHz,可在采集完一幀數(shù)據(jù)后的302.90ns內(nèi)輸出檢測(cè)結(jié)果，符合實(shí)時(shí)性的要求。由于本設(shè)計(jì)采用VHDL進(jìn)行描述，因此具有可移植性，同時(shí)由于設(shè)計(jì)所使用的硬件資源并不多，因此也可以作為一個(gè)模塊應(yīng)用到其他系統(tǒng)中。

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