module state_machine (devsel_l, …);

　　  output de vsel_l;   // 三態(tài)輸入

　　  output trdy_l;// 三態(tài)輸入

　　  output stop_l;//三態(tài)輸入

　　  output PCI_ad_oe;// PCI 地址線的使能信號(hào)

　　  output dts_oe;     // the devsel, trdy_l, stop_l (dts)信號(hào)的使能控制信號(hào)

　　  output par_oe;    // 校驗(yàn)使能控制信號(hào)

　　  output bk_oe;     // 用戶端數(shù)據(jù)線的使能控制信號(hào)

　　  output pci_ad_en;// PCI 地址啟動(dòng)寄存器的時(shí)鐘使能信號(hào)

　　  output abort_sig; // 設(shè)置abort信號(hào)狀態(tài)寄存器位

　　output data_write_l;   // 數(shù)據(jù)寫(xiě)信號(hào)，用作pci_clk 信號(hào)到用戶端設(shè)備的時(shí)鐘使能

　　  output count_rst_l;    // 重試計(jì)數(shù)器的復(fù)位信號(hào)

　　  output count_en_l;     // 重試計(jì)數(shù)器的時(shí)鐘使能信號(hào)

　　  output base_region0_l;   // 片選信號(hào)

　　  output base_region1_l;   //片選信號(hào)

　　  output data_read_l; // 用戶端設(shè)備讀信號(hào)

　　  output be_oe;   // 用戶端口字節(jié)使能信號(hào)

　　  input hit_ba0_l;// 用于說(shuō)明PCI地址在base address 0

　　  input hit_ba1_l;//用于說(shuō)明PCI地址在base address 1

　　  input pci_frame_l;  // pci_frame_l 信號(hào)

　　  input pci_idsel; // pci_idsel 信號(hào)

　　  input pci_irdy_l;     // pci_irdy 信號(hào)

　　  input [31:0] pci_ad;// 原始的pci 地址數(shù)據(jù)線

　　  input [3:0] pci_cbe_l;    // 命令/字節(jié)使能信號(hào)

　　…

　　  input data_stop_l;  // 用戶端申請(qǐng)中止數(shù)據(jù)傳輸信號(hào)

　　  input ready_l;  // 用戶準(zhǔn)備開(kāi)始一個(gè)傳輸周期

　　  input retry_l;   // 重試信號(hào)

　　……

　　endmodule

                                   圖3  狀態(tài)機(jī)模塊仿真圖
 
　　狀態(tài)機(jī)模塊的仿真波形如圖3所示。 PCI總線接口的頂層gdf文件如圖4。

                              圖4  PCI接口gdf文件