我們將深入研究需要這些電壓的原因。

　　盡管DDR存儲(chǔ)器在無(wú)需加倍時(shí)鐘頻率的情況下使數(shù)據(jù)傳輸率加倍，避免了PC板設(shè)計(jì)和布局的復(fù)雜性，但它要求有更嚴(yán)格的dc穩(wěn)壓、更高的電流和對(duì)端電源電壓(VTT)和存儲(chǔ)總線(xiàn)電壓(VDD)緊密的跟蹤。新型串聯(lián)端接邏輯(SSTL)拓樸的引入是用于提高抗噪性、增加電源抑制并使用更低的電源電壓以降低功耗。

　　JEDEC標(biāo)準(zhǔn)JESD8-9A(用于SSTL_2)和JESD8-15(用于SSTL_18)定義了VDDQ、VTT和VERF以及驅(qū)動(dòng)器/接收器規(guī)格以分別滿(mǎn)足在VDDQ= 2.5 V (用于 DDR1) 和VDDQ = 1.8 V (用于 DDR2)時(shí)的噪聲容限。下面，我們看看這種接口以更好的理解VREF和VTT的需要。

　　SSTL接口

　　圖3顯示了DDR存儲(chǔ)器的新型串聯(lián)端接邏輯(SSTL)拓樸。

　　SSTL_2的接口具有下述特性：

　　·DDR存儲(chǔ)器具有推挽式的輸出緩沖，而輸入接收器是一個(gè)差分級(jí)，要求一個(gè)參考偏壓中點(diǎn)，VREF。因此，它需要一個(gè)能夠提供電流和吸收電流的輸入電壓端。

　　·在驅(qū)動(dòng)芯片集的任何輸出緩沖器和存儲(chǔ)器模塊上相應(yīng)的輸入接收器之間，我們必須端接一個(gè)布線(xiàn)跟蹤或帶有電阻器的插頭。

　　VTT電源的電流流向隨著總線(xiàn)狀態(tài)的變化而變化。因此，VTT電源需要提供電流和吸收電流 (source & sink)，如圖4中紅色和藍(lán)色箭頭所示。

　　由于VTT電源必須在 1/2 VDDQ提供和吸收電流，因此如果沒(méi)有通過(guò)分流來(lái)允許電源吸收電流，那么就不能使用一個(gè)標(biāo)準(zhǔn)的開(kāi)關(guān)電源。而且，由于連接到VTT的每條數(shù)據(jù)線(xiàn)都有較低的阻抗，因而電源就必須非常穩(wěn)定。在這個(gè)電源中的任何噪聲都會(huì)直接進(jìn)入數(shù)據(jù)線(xiàn)。

　　圖5詳細(xì)闡述了信號(hào)如何流過(guò)SSTL_2接口。