軟件設(shè)計

　　本設(shè)計中，采用自頂向下的層次化結(jié)構(gòu)設(shè)計方法，把整個系統(tǒng)劃分為幾個子模塊，最后完成頂層電路的設(shè)計。子模塊可分為：時鐘模塊、顯示子模塊、鍵盤子模塊、語音子模塊。當各個功能子模塊設(shè)計完畢，頂層模塊的設(shè)計就變得簡單了，就是將各個子模塊連接起來，其電路模型如圖5所示。

　　結(jié)語

　　本設(shè)計中采用了ALTERA公司的 EP1C3T144芯片進行設(shè)計，實際測試表明系統(tǒng)的各項設(shè)計要求均得到滿足并且系統(tǒng)工作良好，該設(shè)計采用了SOPC技術(shù)和FPGA，幾乎將整個系統(tǒng)下載于同一芯片中，實現(xiàn)了所謂的片上系統(tǒng)，可以極大減少其它分立元件或其它芯片的使用，有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開發(fā)的周期。克服了傳統(tǒng)電子密碼鎖可靠性差、價格高的缺點，提高了系統(tǒng)的性價比。由于采用VHDL語言進行層次化設(shè)計，用軟件實現(xiàn)硬件電路，具有良好的可移植性，可隨時在線更改邏輯設(shè)計及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場可編程器件的優(yōu)越性。