減小ESD引起的停機時間
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ESD（靜電放電）是導致電子器件失 效的主要原因，它可以在任何階段——從制造到測試、組裝、生產、現場運行以及現場 PC 裝配等——影響電子器件的功能。專家估計，1994 年全世界電子行業(yè)因 ESD 造成的損失超過 900 億美元（參考文獻 1）。ESD 的發(fā)生原因是電荷在某一表面的累積，如摩擦生電。但是，由于電子產品的快速小型化，導致器件的幾何尺寸縮小，其中包括層厚度，因此這些高密度器件就很容易受到很小 ESD 造成的損壞。
造成ESD的人為原因包括人造地毯、人造地板、羊毛服裝、尼龍服裝、塑料家具、塑料扇葉的風扇、普通塑料容器、帶塑料吸嘴的去焊器、不導電的鞋、人造地板墊、玻璃纖維容器、普通塑料袋以及類似的材料。使用塑料零件的機器也可以成為靜電的來源，因為塑料部件之間的相互摩擦會積累電荷。設備產生的高強度電磁場也會在鄰近元件中感應產生靜電荷。
靜電是一種看不見的破壞力，會對電子元器件產生影響。ESD 未必總造成元器件的完全失效；它會造成一般測試無法檢測到的元器件潛在缺陷。這種“脆弱”的元器件在系統(tǒng)工作期間，在惡劣環(huán)境條件下，更可能在現場發(fā)生失效。在制造、儲存、運輸、包裝、組裝、測試階段采取一些簡單的預防措施，再適當地設計電路，就可以減少由 ESD 造成的損壞影響。對于半導體器件來說，如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。PN 結的失效可能是由于“電流擁塞”效應而引起的，這種效應在大電流通過 PN 結造成大電流密度時發(fā)生。ESD 造成的潛在缺陷可能使器件在以后更容易損壞，并且可能使器件時好時壞。
ESD 與閂鎖效應
ESD 和相關的電壓瞬變都會引起閂鎖效應（latch-up），這是半導體器件的主要失效之一。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS（電過載）和器件損壞。CMOS 器件之所以因閂鎖效應而特別容易損壞，乃是因為電感會在器件的寄生電容中累積。另外，氧化物材料中任何原子一級的缺陷都會降低氧化物層的介電強度，使器件很容易因靜電電壓而失效（見本文網頁版的附文《ESD 閂鎖效應的模型》）。
電子系統(tǒng)中常見的 ESD 問題是通信接口器件，如 RS-232 驅動器和接收器的失效。這些器件在 ESD 脈沖通過人們頻繁插拔的電纜互聯傳播時，在電纜接觸到未端接連接器的帶電表面時，就會損壞。當這些 ESD 脈沖的頻率超過 1 GHz 時，PC 電路板的印制線和小段電纜就會像天線一樣，接收這些干擾信號。
圖 1 示出了最近對一種頻繁失效的 CMOS 數據收發(fā)器 IC 進行的 ESD 閂鎖效應調查的結果：在某些情況下，IC 封裝帶電，并燒毀了下面的電路板。為了確定故障的原因，用一臺記錄儀器監(jiān)視電源和 RS-232 收發(fā)器的輸入端。記錄的波形顯示出在收發(fā)器器件的輸入端和電源腳有短時的電壓瞬變。當這些瞬變電壓迫使寄生 PNPN 結構導通時，就發(fā)生閂鎖效應。一旦寄生的 SCR 導通，SCR就是電源通過器件到地的一條低阻通路。在這樣的條件下，通路中的電流很大，從而導致器件中因熱過載而熱耗散異常。過度的熱過載會使塑封外殼升溫并開裂。
從設計開始控制 ESD
防止由ESD 引起的失效的第一步是電路設計。要從ESD出發(fā)，選用適合于應用需求的器件。對采用不易受 ESD 損壞的元器件的電路進行恰當的設計，就可減少電路板和系統(tǒng)現場失效的發(fā)生率。例如，決不因其速度較快而選用某個器件，而要按所需的工作速度來挑選合適的器件。高速邏輯轉換會產生高頻電磁場，干擾電路板上的其它器件。高速器件使用不當，會因開關引起的有害輻射而添麻煩。
在實驗室中按規(guī)格測試和驗證合格的設備在實際現場條件下可能會出現問題。只有預計到現場可能出現的問題，才能按照在各種工作環(huán)境中正常工作這一要求來進行電路設計。這種情況對處理 ESD 問題特別適用，因為這樣的問題可能會因現場搬運PC組件時不遵守注意事項而發(fā)生。為了解決ESD問題，在產品設計時采取預防 ESD 損壞的措施是必要的。即使某個器件具有內置的保護網絡來防止 ESD 損壞，也應在為受損壞的應用場合采用外部元器件進行更高級別的防護。
一種眾所周知的 ESD 能量抑制技術是在電路的關鍵部位使用瞬變抑制二極管。這樣的器件基本上是快速響應的電壓箝位器件。當 ESD 或其它因素產生一個過壓瞬變脈沖時，瞬變抑制器就按照其額定值將電壓箝位于一個安全電壓值，以保護瞬變抑制器后面連接的器件。應根據器件能承受的預計瞬時功耗，仔細地選擇瞬變抑制器的功率承受大小。
一種可在電路輸入級使用的簡單的ESD 瞬變抑制技術，就是將一個磁珠串在輸入引線上，并在輸入引線和地之間接一只容量很小的電容器。圖 2 示出了磁珠的等效電路。輸入端的 LC 電路起濾波器的作用，將 ESD 瞬變的能量分流入地。當使用瞬變抑制二極管保護任何輸入端或輸出端時，要使瞬變抑制器盡量靠近這些端子。很長的導線和電路板印制線都有寄生電感，當 ESD 瞬變脈沖進入電路時，寄生電感就會產生電壓過沖與振鈴問題。
你可使用 CMOS 布局技術來防止閂鎖效應，因為CMOS布局技術可監(jiān)控 ESD 瞬變會進入器件的各部位：器件的電源引腳、輸入引腳和輸出引腳。你應降低晶體管（PNP 和 NPN）的增益，并提高閂鎖效應的閾值，方法是加大器件結構中 P 溝道 Tub 與 P 溝道漏極之間的間隔。在電源和 p-tub 上連接 p+ 和 n+ 保護環(huán)也可以降低晶體管增益，提高閂鎖效應的閾值（圖 3）。防止閂鎖效應的其他工藝技術有：提高阱深度以減少寄生晶體管的增益；采用絕緣襯底（如藍寶石硅）以降低 tub 和襯底中的電流，；在每個阱下面采用埋層或外延層（圖 4）。
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