節(jié)能正當其時
Time to save power

        對于所有的消費類電子產品來說，電池的壽命是設計中一個主要的考慮因素。由于消費者通常都期望能買到功能更多而工作時間更長的產品，設計者們正不得不發(fā)揮更大的創(chuàng)造性，從電池中榨出盡可能長的工作時間來。
        對于上述問題的一個可能的解決辦法，是采用更有效的電源轉換和穩(wěn)壓元件。但隨著這些裝置的效率超過90％，改進的空間已經所剩不多。另一種辦法是利用新的制造工藝。一般來說，特征尺寸的減小會帶來功耗的降低。但隨著器件向90nm節(jié)點演進，漏電流等物理效應會在某種程度上抵消這些好處。
         那么，還可以采取何種措施呢？一個有希望的研究方向是異步邏輯，在這種電路中，各邏輯電路模塊并未與系統(tǒng)總時鐘耦合在一起。邏輯電路在開關時，顯然會消耗能量。如果在不需要時將邏輯電路關閉，就可以實現節(jié)能。一些學術機構，如Manchester University的Steve Furber的小組，以及Philips等公司（推出了Handshake Solution），在這一方面正在取得進展（參考NE. 23 Nov. 2004，p45）。
         不過，現在有一種過渡辦法——可以對處理器的電壓和時鐘速度進行連續(xù)調節(jié)，以便實現功耗特性的最優(yōu)化。National Semiconductor和ARM共同開發(fā)、于2003年發(fā)布的PowerWise，就是這類方法的一個實例。不過在2月8號于舊金山召開的國際固態(tài)電路會議上，Intel正在公布一種類似方案的細節(jié)，這種方案是改變Montecito處理器的時鐘頻率以實現節(jié)能。
Montecito采用了成對的Itanium核以及24Mbyte的L3高速緩存。Itanium是Intel和Hewlett－Packard共同開發(fā)的、針對服務器市場的64bit處理器。一個Montecito處理器總共有17億只晶體管。
徹底的反思
        National Semiconductor和ARM認為，要解決電池壽命方面存在的困境，需要一次“徹底的反思”。他們相信，解決之道，在于從總體上對整個系統(tǒng)進行考慮，即讓整個系統(tǒng)的部件協(xié)同工作，以達到所期望的功率/性能水平。
        PowerWise正是那樣的系統(tǒng)級的方法。其目標是，通過形成閉環(huán)系統(tǒng)，讓消耗功率的數字IC和提供電源的系統(tǒng)一起協(xié)同工作，以達到最高的能量效率，從而降低總的功耗。
        National Semiconductor的系統(tǒng)架構設計師Juha Pennanen，已經全力參與了對PowerWise概念的開發(fā)工作。他說，該技術瞄準的應用是依靠電池工作、需要進行大量數字信號處理的裝置。“移動電話是一個主要的應用實例，”他說，“但你還可以算上媒體播放器、數碼相機和手持式游戲機?！?br/>

圖1  Montecito時鐘系統(tǒng)拓撲
Fixed Supply——固定電源， Variable Supply——可調電源，bus clock——總線時鐘，bus logic
——總線邏輯，matched input routes——匹配的輸入路徑，balanced binary tree core clock distribution——平衡二進制樹形核時鐘分配
  PowerWise與Intel所提出的系統(tǒng)不同之處，就在于它是以IP形式提供的；Intel的可調頻率時鐘系統(tǒng)被設計為芯片的一部分。
Pennanen接著表示：“PowerWise是一種自適應的閉環(huán)電壓縮放技術，針對可以改變處理器的時鐘頻率的系統(tǒng)以及有可能實現電壓升降的場合”。
Pennanen指出，該問題的一個較早的方法是查表法?！暗鞘且环N靜態(tài)的方法，”他說，“采用PowerWise的話，就可以實時確定電壓，而且正是由于這一點，它可以發(fā)揮芯片在工作環(huán)境中的優(yōu)良特性?！?br/>  而且，由于PowerWise是IP，它可以用于任何一種同步數字邏輯器件上。這樣，其使用可以超出系統(tǒng)級芯片和微處理器，而擴展到DSP領域。
  PowerWise技術將一種可綜合的、AMBA兼容的核——先進電源控制器（APC）——嵌入數字芯片中。APC監(jiān)測和調整芯片的電源，這樣電源電壓可以始終根據當前的工作頻率進行優(yōu)化。
  APC利用兩種標準的接口與系統(tǒng)的其余部分接口：AMBA兼容的主控接口；開放標準的PowerWise接口（PWI）。主控接口將性能要求從主控系統(tǒng)傳遞給APC，并讓APC的工作與時鐘管理系統(tǒng)協(xié)調起來。PWI接口與外部電源管理裝置就電源管理信息進行通信，從而對電壓作出相應調整。APC可以讓系統(tǒng)實現動態(tài)的電壓縮放（voltage scaling），或者在目標系統(tǒng)上實現完全自適應的電壓縮放調節(jié)。
  標準化的接口可以讓APC嵌入到任何一種邏輯電路中，并與系統(tǒng)的其他部分實現接口。
  Robert Fischer是National Semiconductor主管便攜式電源系統(tǒng)的產品營銷經理。他指出，PowerWise需要一種“生態(tài)群落”才能生長?！拔覀冊诜抡娣矫嫘枰锇?，我們在驗證方面亦需要伙伴。我們已經建立了這些伙伴關系?！?br/> 事實上，PowerWise計劃一共涉及了6家公司，包括National和ARM。不過Pennanen不愿說出其他的公司。
Foxton帶來的性能提升
  Intel的Montecito芯片也采用了它的Foxton技術。這樣，當指令不能利用處理器的容量時，該芯片的時鐘頻率將得到提升。
  其時鐘系統(tǒng)有兩種頻率模式：固定的和可變的。它以固定模式開始，然后由固件轉移到可變模式中。配置通過一個對應轉換表（translation table）實現，確定鎖相環(huán)路（PLL）、數字頻分器（DFD）和定位公約數（aligner divisor），以及通過熔斷點選擇的總線邏輯和核時鐘頻率。熔斷點可以確定核的啟動以及極限頻率。
頻率可變的時鐘系統(tǒng)采用了一種能夠產生系統(tǒng)時鐘頻率M倍（M在6到20之間）頻率的PLL。根據Intel的論文，Montecito可以通過引腳選擇的時鐘頻率為200、266、333和400MHz。經過倍頻的時鐘分配到14個DFD中，然后被分頻為合適的本區(qū)頻率。每個DFD具有一個延遲閉環(huán)（DLL）和一個狀態(tài)機，在由PLL時鐘產生的64個DLL相位中進行選擇。Intel宣稱，這可以讓 DFD的輸出頻率可以從FPLL變化到0.504FPLL，增量為0.0164FPLL。
每個核有3個DFD，而且還進一步擁有一個用于Foxton控制的1GHz DFD。這6個前端總線條中的每一個都擁有自己的DFD，而且還有一個用于控制總線邏輯的DFD。每個DFD的輸出時鐘信號分配給第二級時鐘緩沖（SCLB），以產生被調諧為1ps的延遲。每個核還有35個局域有源抗偏斜相位比較器，以便對相鄰的SLCB進行去偏斜處理。最后，SLCB時鐘分配給每個核中的7536個時鐘微調器件（Clock Vinier Device），以對本地延遲進行微調。Intel宣稱，其結果是能保證在整個21.5