Altera設(shè)計(jì)工具

當(dāng)前FPGA開發(fā)工具的發(fā)展趨勢(shì)

“工欲善其事，必先利其器?！耙龊肞LD的設(shè)計(jì)沒有工具的支持是無法想象的。PLD設(shè)計(jì)魅力在于此：就像愛因斯坦把質(zhì)量和速度相結(jié)合，得出E=mc2一樣，PLD設(shè)計(jì)把硬件和軟件相結(jié)合，釋放出巨大的能量。展望未來，可以看出FPGA工具有如下發(fā)展趨勢(shì)：高性能(Performance)和高生產(chǎn)力(Productivity),當(dāng)前PLD軟件開發(fā)工具都圍繞著這兩個(gè)P展開,方便客戶設(shè)計(jì)，推動(dòng)整個(gè)EDA行業(yè)的發(fā)展。

Altera FPGA IDE開發(fā)工具的特點(diǎn)

PLD設(shè)計(jì)流程分為設(shè)計(jì)，綜合，布局布線，驗(yàn)證，配置芯片，客戶在以下方面面對(duì)不同的挑戰(zhàn)：
系統(tǒng)級(jí)設(shè)計(jì)：工程師可以足夠快速地構(gòu)建系統(tǒng)嗎？軟件工程師可以加速軟件代碼嗎？

功耗管理：系統(tǒng)構(gòu)架滿足功耗預(yù)算嗎？功耗估計(jì)可靠嗎？軟件自動(dòng)優(yōu)化功耗并達(dá)到時(shí)序要求嗎？
團(tuán)隊(duì)生產(chǎn)力：不同地域的團(tuán)隊(duì)可以運(yùn)作設(shè)計(jì)的項(xiàng)目嗎？時(shí)序設(shè)計(jì)是否最優(yōu)化？編譯時(shí)間有沒減少？
Quartus II軟件是Altera也是業(yè)界唯一的一款CPLD、FPGA和結(jié)構(gòu)化ASIC的開發(fā)工具。

感受軟件最好的方法就是體驗(yàn)一把，可以嘗試Quartus II的互動(dòng)軟件，“Show me, Guide me, Test me”, 它可以在Quartus II 軟件HELP菜單中TUTORIAL欄中獲得。

Altera的Quartus II 中的SOPC Builder, Nios II C2H(Nios II C語言至硬件加速編譯器), PowerPlay, Teambased Design, Incremental Compilation, Timequest積極應(yīng)對(duì)上述的挑戰(zhàn)。