No.1  Writing Testbenches, Functional Verification of HDL Models

by Janick Bergeron

　　本書主要以HDL（verilog/vhdl）為例，詳細(xì)講述了在IC DESIGN FLOW中Verification 以及Test的設(shè)計(jì)思想、方法和技巧，涵概了測(cè)試的各個(gè)方面，是目前進(jìn)行IC設(shè)計(jì)的同仁們最為推薦的一本寶典?。?/P>

　　作者的個(gè)人網(wǎng)頁(yè)有詳細(xì)的介紹：

http://www.janick.bergeron.com/wtb/toc.html

No.2     Priciples of Verifiable RTL Design, 2nd Ed.

by Lionel Bening & Harry Foster

　　比較早的介紹有關(guān)RTL Validation設(shè)計(jì)的寶典書籍，是原來(lái)HP的一位大牛撰寫的??！你可以到作者的網(wǎng)站看看，有相關(guān)的本書的設(shè)計(jì)范例以及script下載！如果想使RTL設(shè)計(jì)非常的完美，保證你的后端設(shè)計(jì)一次成功的，這本書是不可缺少的。

http://home.comcast.net/~bening/povrd.htm

No .3  A Practical Guide for Designing, Synthesizing, and Simulating  ASICs and FPGAs  using VHDL or Verilog

（HDL Chip Design)    by Douglas J. Smith

　　最為經(jīng)典的講述VHDL以及Verilog 設(shè)計(jì)的寶典書籍！設(shè)計(jì)范例涵蓋很多設(shè)計(jì)中經(jīng)常用的設(shè)計(jì)模塊，堪稱IC設(shè)計(jì)的 “詞典”， 書中的很多范例都可以作為你設(shè)計(jì)應(yīng)用中的IP進(jìn)行應(yīng)用！！

http://www.doone.com/hdl_chip_des.html

No.4    Advanced ASIC Chip Synthesis  Using Synopsys Design Compiler and PrimeTime

by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA

　　迄今為止唯一的一本針對(duì)主流IC設(shè)計(jì)平臺(tái)工具，synopsys design compiler以及primetime的設(shè)計(jì)流程 進(jìn)行具體指導(dǎo)的寶典！參考本書你可以很快就可以對(duì)RTLdesign flow 以及static timing analysis有很深的理解，設(shè)計(jì)功力也會(huì)增加那么一點(diǎn)點(diǎn)了， 當(dāng)然還需要你勤加練習(xí)！

No.5   Reuse Methodology Manual for System-on-a-Chip Designs Third Edition

Edited by Michael Keating  Synopsys, Inc., Mountain View, CA, USA

Pierre Bricaud Synopsys, Inc, CA, USA

　進(jìn)行SOC/IP 設(shè)計(jì)以及可重用設(shè)計(jì)的寶典書籍！是synopsys的一位牛牛寫的！主要以mentor和synopssy的設(shè)計(jì)工具為流程，講述了SOC/IP可重用設(shè)計(jì)，驗(yàn)證設(shè)計(jì)的基本方法。