ADC10065是NS(National Semiconductor)公司推出的一款高速低功耗A/D轉(zhuǎn)換器，它的轉(zhuǎn)換速率可達65MSPS，標(biāo)稱功耗僅為68.4mW，且保證不失碼。文中介紹了該芯片的主要參數(shù)、工作原理和引腳功能，給出了ADC10065的簡單應(yīng)用電路。

　　1ADC10065的主要特點

　　ADC10065是美國國家半導(dǎo)體公司推出的一款低功耗、單電源供電的CMOS 模數(shù)轉(zhuǎn)換器。該芯片在3V單電源供電時，能以65MSPS的采樣速率將模擬信號轉(zhuǎn)為精確的10 位數(shù)字信號，而功耗僅為68.4mW，其備用模式時的功耗僅為14.1mW。ADC10065片內(nèi)采用具有數(shù)據(jù)糾錯功能的差分總線結(jié)構(gòu)。

　　因而可在最小的功耗條件下提供極優(yōu)秀的動態(tài)性能。該器件可廣泛應(yīng)用于超聲波和圖像采集、蜂窩基站/通信接收機、聲納/雷達、xDSL、無線局域網(wǎng)、數(shù)據(jù)采集系統(tǒng)以及DSP 前端。

　　ADC10065的主要特性如下：

　　●3V單電源供電;

　　●滿標(biāo)度輸入擺幅可在2.0 Vp-p,1.5 Vp-p,0或 1.0 Vp-p四種輸入信號中選擇;

　　●具有400MHz-3dB的輸入頻寬;

　　●具有靜態(tài)工作模式;

　　●帶有片內(nèi)基準(zhǔn)源和采樣保持放大電路;

　　●具有二進制補碼數(shù)據(jù)格式輸出;

　　●可調(diào)整的輸出驅(qū)動適合2.5V和3.3V系列的邏輯器件接口。

　　下面是ADC10065的主要參數(shù)：

　　●分辨率：10Bits;

　　●轉(zhuǎn)換速率：65MSPS;

　　●FPBW(全功率帶寬)：400MHz

　　●DNL(差分非線性)：±0.3 LSB;

　　●SNR(信噪比fIN=32MHz) ：59.3dB ;

　　●SFDR(無差錯動態(tài)范圍fIN=32MHz時)：-80dB;

　　●數(shù)據(jù)延遲：6個時鐘周期;

　　●參考電壓：+3.0V;

　　●65MHz時的功耗為：68.4mW。

　　2引腳功能

　　ADC10065的引腳排列，該器件采用28腳TSSOP封裝，各引腳的基本功能如下(括號中為引腳號)：

　　VIN-，VIN+(12，13)：模擬信號輸入端。在1.2V參考電壓下，滿標(biāo)度輸入擺幅為1.0Vp-p。單端操作時，VIN+可與VCOM連接。

　　VREF(6)：參考電壓(1.5V)引腳,使用時應(yīng)通過一個1μF的旁路電容連接到VSSA。

　　VREFT，VCOM，VREFB(7，4，8)：VREFT和VREFB僅為高阻抗參考旁路管腳，而VCOM則可用作設(shè)置輸入公用電壓VCM，這三個引腳都應(yīng)當(dāng)連接0.1μF的旁路電容。

　　CLK(1)：數(shù)字時鐘輸入端。輸入頻率范圍為10MHz～65MHz，輸入在時鐘的上升沿有效。

　　DF(15)：該引腳為高電平時，輸出為二進制補碼，該腳低電平時，輸出為偏移二進制碼。

　　STBY(28)：靜態(tài)備用模式管腳。高電平時，該器件轉(zhuǎn)到備用模式。

　　IRS(5)：輸入范圍選擇管腳。該腳接VDDA時， 滿標(biāo)度輸入擺幅為2VP-P，接VSSA時為1.5VP-P，懸空時為1VP-P。

　　D0～D9(16～20，23～27)：數(shù)據(jù)輸出端。D0是二進制輸出數(shù)據(jù)的最低有效位，D9是最高有效位。

　　VDDA(2，9，10)：模擬電源正極。需與一個3V的直流電源相連并連接一0.1μF的旁路電容到模擬地。電容應(yīng)緊靠這些引腳，距離不超過1cm處。同時還應(yīng)并聯(lián)一4.7μF的電容到模擬地。

　　VSSA(3，11，14)：模擬地。

　　VDDIO(22)：數(shù)字電源正端。該腳也應(yīng)用一個0.1μF的電容旁路到數(shù)字地同時用一個4.7μF的電容并聯(lián)到數(shù)字地。該管腳上的電壓不能超過VDDA電壓300mV以上。

　　VSSIO(21)：數(shù)字地。使用時應(yīng)與數(shù)字地相連并遠離模擬地。

　　3工作原理

　　該器件由采樣保持、九級差分電路、時鐘控制、數(shù)字糾錯、帶隙精密電源、輸出緩沖和管狀數(shù)據(jù)線等七部分組成。根據(jù)IRS的狀態(tài)不同，差分輸入端可選擇峰峰值為1V、1.5V或2V的模擬信號，其中心值在VCM/2，相位差為180°，但是，差分輸入方式可使系統(tǒng)獲得較好的性能。芯片內(nèi)部唯一的一個采樣保持級可提供400MHz的全功耗帶寬，數(shù)字糾錯的多級差分電路則可保證在提供優(yōu)異動態(tài)性能的同時具有較低的功耗。ADC10065內(nèi)部的+1.2V精密基準(zhǔn)電源可用來設(shè)置該芯片的輸入信號峰值范圍。在精度要求較高時，也可以使用外部參考電源。其10位數(shù)字輸出格式即可以是偏移二進制碼，也可以是二進制補碼。

　　4 應(yīng)用電路

　　ADC10065的典型差分輸入應(yīng)用電路。ADC10065的兩個模擬信號輸入端VIN+，VIN-形成差分輸入對，公用模式腳VCOM用來設(shè)置共用輸入電壓VCM。ADC10065的工作參考電壓為1.2V，但在0.8～2.0V時仍有優(yōu)異性能，較低的電壓可以降低信噪比，三個旁路引腳VREF、VREFT、VREFB上的0.1μF電容主要用來降低噪聲電流。由于模擬輸入端內(nèi)部的開關(guān)動作會消耗一定的能量，同時會附加一定的噪聲信號，因此，應(yīng)在每一輸入端串接一18Ω電阻，同時跨接一25pF電容，這些元件應(yīng)盡量放置在靠近芯片的位置，輸入端是系統(tǒng)最敏感的部位，同時也是濾波的最后機會。

　　由于CLK信號用于控制采樣過程，因此，該信號應(yīng)穩(wěn)定、低抖動，范圍應(yīng)在10MHz～65MHz、上升/下降時間應(yīng)小于2ns，其引線應(yīng)盡可能短，不能跨越任何引線，特別不能有90°跨越。CLK信號有時也驅(qū)動片內(nèi)狀態(tài)機，如果它中斷或頻率太低，芯片內(nèi)電容的電荷將放電從而可能引起輸出數(shù)據(jù)精度的降低。CLK的占空比對A/D轉(zhuǎn)換器性能影響也很大，一般要求40%～60%，最好為50%。

　　ADC010065有10位與TTL/CMOS兼容的輸出端，捕捉一位有效數(shù)據(jù)的簡單方式就是在時鐘的上升沿鎖存數(shù)據(jù)。當(dāng)驅(qū)動高電容總線時，要特別小心，由于電容的充電效應(yīng)，驅(qū)動的電容越大，瞬間通過VDDIO、VSSIO的電流越大，這個充電尖峰脈沖可引起片內(nèi)噪聲，并可能耦合到模擬電路，以至于降低芯片的動態(tài)性能。另外，總線電容也可引起輸出延遲時間的增加，從而使得輸出數(shù)據(jù)的鎖存變的困難。為了減小噪聲，必須最小化數(shù)據(jù)輸出端的負載電流。為此，可在ADC輸出和外接的其它電路之間加一級數(shù)據(jù)緩沖器。