繼先前將CoreLink CCI-500連結(jié)器應(yīng)用在Cortex-A72核心架構(gòu)設(shè)計，ARM稍早宣布推出全新CoreLink CCI-550連結(jié)器，并且加入多核心多叢集配置功能，預(yù)期下一波處理器核心架構(gòu)可能同樣導(dǎo)入多叢集 (Cluster)運作模式，亦即將如同聯(lián)發(fā)科Helio系列處理器所主推“多檔”運作模式。

　　根據(jù)ARM公布消息，新版CoreLink CCI-550連結(jié)器加入主動偵測核心運作資料改變時，并且強(qiáng)化資料存取緩沖頻寬，將可在處理核心運作資料改變時，強(qiáng)化運算資料同步連結(jié)效率。此外，CoreLink CCI-550連結(jié)器將增加至連結(jié)六組處理器核心設(shè)計，架構(gòu)上也能連結(jié)源自Mali GPU運算資料，藉此實現(xiàn)GPGPU平行運算效果，預(yù)期下一代“Mimir”Mali GPU便會支援此項設(shè)計。

　　而因應(yīng)加入最多可連結(jié)六組處理器核心，CoreLink CCI-550連結(jié)器也加入支援最多六組記憶體通道 (對應(yīng)32-48位元定址)、六組ACE主控連接埠等設(shè)計，同時提供最大頻寬可提升60%、資料運算延遲表現(xiàn)降低20%，此外也能進(jìn)一步降低處理器運算耗電量，并且透過平行運算方式增加整體效能，對于手機(jī)、數(shù)位電視等較耗電能產(chǎn)品均可達(dá)成省電目的。

　　此外，ARM在CoreLink CCI-550連結(jié)器端也導(dǎo)入DMC-500動態(tài)記憶體控制器，將支援LPDDR3-2133與最高LPDDR4-4267記憶體規(guī)格，并且提升27%記憶體頻寬，同時降低25%處理器資料運算延遲率，本身也導(dǎo)入ARM TrustZone技術(shù)與DFI 4.0 PHY介面工業(yè)規(guī)范。

　　目前CoreLink CCI-550連結(jié)器、DMC-500動態(tài)記憶體控制器均預(yù)計在2016年下半年間問世，預(yù)期ARM也準(zhǔn)備公布全新處理器核心架構(gòu)設(shè)計。