Analog Devices, Inc.，全球領(lǐng)先的高性能信號(hào)處理解決方案供應(yīng)商，最近推出一款高性能時(shí)鐘抖動(dòng)衰減器HMC7044，其支持JESD204B串行接口標(biāo)準(zhǔn)，適用于連接基站設(shè)計(jì)中的高速數(shù)據(jù)轉(zhuǎn)換器和現(xiàn)場(chǎng)可編程門陣列(FPGA)。JESD204B接口專門針對(duì)高數(shù)據(jù)速率系統(tǒng)設(shè)計(jì)需求而開發(fā)，3.2 GHz HMC7044時(shí)鐘抖動(dòng)衰減器內(nèi)置可以支持和增強(qiáng)該接口標(biāo)準(zhǔn)特性的獨(dú)特功能。HMC7044提供50 fs抖動(dòng)性能，可改善高速數(shù)據(jù)轉(zhuǎn)換器的信噪比和動(dòng)態(tài)范圍。該器件提供14路低噪聲且可配置的輸出，可以靈活地與許多不同的器件接口。HMC7044還具有各種時(shí)鐘管理和分配特性，使得基站設(shè)計(jì)人員利用單個(gè)器件就能構(gòu)建完整的時(shí)鐘設(shè)計(jì)。

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　　基站應(yīng)用中有許多串行JESD204B數(shù)據(jù)轉(zhuǎn)換器通道需要將其數(shù)據(jù)幀與FPGA對(duì)齊。HMC7044時(shí)鐘抖動(dòng)衰減器可在數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)中產(chǎn)生源同步且可調(diào)的樣本和幀對(duì)齊(SYSREF)時(shí)鐘，使JESD204B系統(tǒng)設(shè)計(jì)得以簡(jiǎn)化。該器件具有兩個(gè)鎖相環(huán)(PLL)和重疊的片內(nèi)壓控振蕩器(VCO)。第一PLL將一個(gè)低噪聲、本地壓控時(shí)鐘振蕩器(VCXO)鎖定至噪聲相對(duì)較高的參考，而第二PLL將VCXO信號(hào)倍頻至VCO頻率，僅增加非常小的噪聲。對(duì)于蜂窩基礎(chǔ)設(shè)施JESD204B時(shí)鐘產(chǎn)生、無線基礎(chǔ)設(shè)施、數(shù)據(jù)轉(zhuǎn)換器時(shí)鐘、微波基帶卡和其它高速通信應(yīng)用，HMC7044架構(gòu)可提供出色的頻率產(chǎn)生性能，相位噪聲和積分抖動(dòng)均很低。

　　HMC7044時(shí)鐘抖動(dòng)衰減器主要特性

　　支持JEDEC JESD204B

　　超低均方根抖動(dòng)：50 fs(12 KHz至20 MHz，典型值)

　　噪底：-162 dBc/Hz (245.76 MHz)

　　低相位噪聲：<-142 dBc/Hz(800 kHz至983.04 MHz輸出頻率)

　　PLL2提供多達(dá)14路差分器件時(shí)鐘

　　支持最高5 GHz的外部VCO輸入

　　片內(nèi)穩(wěn)壓器提供出色的PSRR

　　報(bào)價(jià)與供貨