2.4 傳輸模塊設計

　　傳輸模塊實現(xiàn)的是FPGA與電腦之間的信息交換。利用FPGA的FIFO進行數(shù)據(jù)緩存，并通過該模塊發(fā)送到上位機中。為了提高信息的傳輸速率，傳輸模塊采用的是PL2303HX，實現(xiàn)了TTL和USB信號的轉換，將ADS-B信號轉換為AISC II碼傳遞到電腦上位機中。通過上位機解碼，提取相關的飛機的位置、速度、高度、經(jīng)緯度等信息，并顯示在界面上，原理圖如圖5所示。

3 軟件設計

3.1 總體設計

　　軟件設計包括ADC數(shù)據(jù)讀取、數(shù)字濾波、信息提取、CRC校驗、串口發(fā)送等幾個部分。通過讀取前端信號，并濾除相關的干擾信號，得到平滑信號，提取相關信息發(fā)送到上位機中。由于FPGA 并行處理的特點，所以數(shù)據(jù)的濾波和數(shù)據(jù)的提取是流水線的處理方式;數(shù)據(jù)格式的轉換采用的是連續(xù)型賦值的方法，保證數(shù)據(jù)隨時更新;同時，數(shù)據(jù)的發(fā)送是獨立進行的，通過是否存在存儲數(shù)據(jù)來判斷是否發(fā)送;其流程圖如圖6所示。

3.2 信號提取設計

　　ADS-B的信號經(jīng)過數(shù)字濾波之后，去掉干擾成分。在模式S應答處理中，首先要完成的操作是報頭檢測，它是一切后續(xù)處理的前提和基礎^[3]，信號的提取主要是檢測信號的報頭起始部分，即檢測四個有效脈沖;檢測到報頭之后提取信號的有效功率，通過多振幅采樣點方法^[5]計算代碼，提取112位或56位消息。其流程圖如圖7所示。

3.3 串口程序設計

　　通過FPGA實現(xiàn)串口的設計，需要將數(shù)據(jù)送入FIFO中，然后從FIFO讀取相關的數(shù)據(jù)，發(fā)送到上位機中，保障數(shù)據(jù)的完整性。為了保證數(shù)據(jù)讀寫速率相同，這里的FIFO采用了讀寫時鐘同步的FIFO讀寫方式。在得到信號提取接收信號之后，讀取存儲ADS-B信息的數(shù)組，然后進行CRC校驗，如果校驗正確，轉化為ASIC II碼，將數(shù)據(jù)寫入FIFO中，并改變FIFO的存儲狀態(tài);同時，串口發(fā)送部分通過判斷FIFO的狀態(tài)信號來判斷是否發(fā)送信息，如果FIFO為空，則等待不為空信號;否則發(fā)送相關數(shù)據(jù)。具體流程圖如8所示。

3.4 RTL級原理圖

　　使用Verilog編寫了FPGA的實現(xiàn)程序，共包含數(shù)據(jù)處理部分、FIFO讀寫部分、串口發(fā)送部分和PLL部分，實現(xiàn)ADS-B信息的數(shù)字濾波、數(shù)據(jù)信息提取、數(shù)據(jù)讀寫和數(shù)據(jù)發(fā)送的功能。其RTL級原理圖如圖9所示。

4 實驗結果

　　利用MATLAB讀取接收機經(jīng)過模數(shù)轉換之后的數(shù)據(jù)，并通過MATLAB GUI界面顯示，獲得圖10中的濾波前的信號;經(jīng)過MATLAB編寫中值濾波算法實現(xiàn)仿真驗證，測試中值濾波在ADS-B信號濾波中的實際效果，得到了圖10濾波之后的波形。從圖中可以看出中值濾波，能夠消除信號中的雜波干擾，使信號變得平滑，并且不改變信號的信號寬度和信號位置，僅僅消除了信號中的雜波干擾信號。

　　利用串口調試助手驗證濾波效果，在相同波特率下，經(jīng)過濾波之后的信號CRC校驗正確的數(shù)據(jù)要比對比實驗組的數(shù)據(jù)量大，由此可以看出該設計可以降低接收機的誤碼率。

5 結論

　　本文介紹的基于FPGA的ADS-B接收機的設計方法，采用了高速ADC轉換電路，通過數(shù)字濾波算法實現(xiàn)了信號的濾波，消除了雜波的干擾，采用了多振幅采樣點方法提取消息更加精確。系統(tǒng)采用了數(shù)字濾波的方法，降低了ADS-B信號的誤碼率，提高了設備的精確度。

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