3源同步系統(tǒng)的時序計算

　　源同步系統(tǒng)指數(shù)據(jù)和時鐘是由同一個器件驅(qū)動發(fā)出的情況，下圖是常見的源同步系統(tǒng)拓?fù)浣Y(jié)構(gòu)：

　　該系統(tǒng)的特點是，時鐘和數(shù)據(jù)均由發(fā)送端器件發(fā)出，在接收端，利用接收到的時鐘信號CLK采樣輸入數(shù)據(jù)信號DATA.

　　源同步系統(tǒng)的時序計算公式為：

　　TCO(max) + (Tflight-data - Tflight-clk)MAX + Tsetup(min) Thold(min) (式2)

　　時序計算的最終目標(biāo)是獲得Tflight-data - T flight-clk的允許區(qū)間，再基于該區(qū)間，通過Vsig參數(shù)，推算出時鐘信號和數(shù)據(jù)信號的走線長度關(guān)系。

　　4 SPI4.2接口時序分析

　　SPI4.2(System Packet Interface Level4， Phase 2)接口是國際組織OIF制定的針對OC192(10Gbps)速率的接口。目前廣泛應(yīng)用在高速芯片上，作為物理層芯片和鏈路層芯片之間的接口。SPI4.2的接口定義如下：

　　SPI4.2接口信號按照收、發(fā)方向分為兩組，如圖3中，以T開頭的發(fā)送信號組和以R開頭的接收信號組。每組又分為兩類，以發(fā)送信號組為例，有數(shù)據(jù)類和狀態(tài)類，其中數(shù)據(jù)類包含TDCLK、TDAT[15：0]，TCTL，狀態(tài)類包含TSCLK，TSTAT[1：0].

　　圖3 SPI4.2接口信號

　　其中，狀態(tài)類信號是單端LVTTL信號，接收端利用TSCLK的上升沿對TSTAT[1：0]采樣，方向為從物理層芯片發(fā)往鏈路層芯片;數(shù)據(jù)類信號是差分LVDS信號，接收端利用TDCLK的上升沿與下降沿對TDAT[15：0]和TCTL采樣，即一個時鐘周期進(jìn)行兩次采樣，方向為從鏈路層芯片發(fā)往物理層芯片。

　　由于接收信號組與發(fā)送信號組的時序分析類似，因此本文僅對發(fā)送信號組進(jìn)行時序分析。

　　在本設(shè)計中，采用Vitesee公司的VSC9128作為鏈路層芯片，VSC7323作為物理層芯片，以下參數(shù)分別從這兩個芯片的Datasheet中提取出來。

　　●狀態(tài)類信號的時序分析

　　對狀態(tài)類信號，信號的流向是從物理層芯片發(fā)送到鏈路層芯片。

　　第一步，確定信號工作頻率，對狀態(tài)類信號，本設(shè)計設(shè)定其工作頻率和時鐘周期為：

　　Freq=78.125MHz;

　　Tcycle = 1/ Freq = 12.8ns;

　　第二步，從發(fā)送端，即物理層芯片手冊提取以下參數(shù)：

　　-1ns < Tco < 2.5ns;

　　第三步，從接收端，即鏈路層芯片手冊提取建立時間和保持時間的要求：

　　Tsetup(min) = 2ns;

　　Thold(min) = 0.5ns;

　　將以上數(shù)據(jù)代入式1和式2：

　　2.5ns + (Tflight-data - Tflight-clk)MAX + 2ns < 12.8ns

　　-1ns + (Tflight-data - Tflight-clk)MIN > 0.5ns 整理得到：

　　1.5ns < (Tflight-data - Tflight-clk) < 8.3ns

　　基于以上結(jié)論，同時考慮到Vsig = 6inch/ns，可以得到如下結(jié)論，當(dāng)數(shù)據(jù)信號和時鐘信號走線長度關(guān)系滿足以下關(guān)系時，狀態(tài)類信號的時序要求將得到滿足：TSTAT信號走線長度比TSCLK長9英寸，但最多不能超過49.8英寸。