接收端RFIFO的功能是從經(jīng)過(guò)碼速調(diào)整到30M的數(shù)據(jù)中還原出27M的數(shù)據(jù)。其主要實(shí)現(xiàn)流程為：采用與發(fā)端讀時(shí)鐘同步的時(shí)鐘為RFIFO的寫時(shí)鐘Wrclk，讀時(shí)鐘采用本地分出來(lái)的符合后端SDI編碼要求的27MHz的時(shí)鐘Rclk_27m，由發(fā)端傳輸過(guò)來(lái)的DATA_valid來(lái)控制RFIFO的寫使能，從而保證寫入RFIFO的數(shù)據(jù)都是有效數(shù)據(jù)，RFIFO的讀使能持續(xù)為“1”以保證數(shù)據(jù)的連續(xù)性。整個(gè)碼速調(diào)整和恢復(fù)的信號(hào)波形如圖3所示(DATA1為發(fā)端輸入的原始數(shù)據(jù)，DATA2為碼速調(diào)整后的同步數(shù)據(jù)，DATA3為恢復(fù)出來(lái)的數(shù)據(jù)。

　　采用這種方法實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單，但是在實(shí)際測(cè)試時(shí)發(fā)現(xiàn)：由于SDI_27M_n這個(gè)時(shí)鐘與Rdclk_30M不同步，從而造成收端進(jìn)入到RFIFO的數(shù)據(jù)與RFIFO的讀時(shí)鐘Rclk_27M不同步，即RFIFO的讀時(shí)鐘與寫時(shí)鐘不是同步的，最后必能會(huì)造成RFIFO的“寫滿”或者“讀空”，引起SDI信號(hào)的誤碼。

　　為了解決這個(gè)問(wèn)題，考慮到Rclk_27M與發(fā)端的Wrck_27M_N這兩個(gè)時(shí)鐘雖然是異步的，但是其具體的頻值偏差大約在10PPM左右，將整個(gè)系統(tǒng)的碼速調(diào)整、數(shù)據(jù)還原修改成如圖4方案。

　　如圖4所示，發(fā)送端的碼速調(diào)整、同步處理方法不變，修改接收端的數(shù)據(jù)還原部分：原方案中多個(gè)RFIFO的讀時(shí)鐘是由可編程分出來(lái)的同一個(gè)27MHz的時(shí)鐘，更改后的方案中每個(gè)RFIFO的都由FPGA內(nèi)部PLL分出，該時(shí)鐘頻率可以通過(guò)FPGA控制在小范圍內(nèi)動(dòng)態(tài)地變化，具體變化形式由RFIFO的A_full、A_empty的狀態(tài)來(lái)進(jìn)行控制：A_full、A_empty分別為RFIFO的快滿或快空標(biāo)志，在系統(tǒng)啟動(dòng)時(shí)，Rclk_27M_N設(shè)置成一個(gè)初始值27MHz，隨著設(shè)備工作時(shí)間的增加，由于讀、寫時(shí)鐘的不同步，就會(huì)造成RFIFO的快滿會(huì)快空，從而引起A_full(快滿)、A_empty(快空)標(biāo)志置位。當(dāng)FPGA監(jiān)測(cè)到A_full時(shí)，從而判斷當(dāng)前FIFO的讀時(shí)鐘比寫時(shí)鐘要慢，F(xiàn)IFO將空，此時(shí)通過(guò)FPGA控制內(nèi)部PLL，提高其輸出的Rck_27m_N時(shí)鐘的頻率;當(dāng)FPGA監(jiān)測(cè)到A_empty時(shí)，從而判斷當(dāng)前FIFO的讀時(shí)鐘比寫時(shí)鐘要快，F(xiàn)IFO將滿，此時(shí)通過(guò)FPGA控制內(nèi)部PLL，降低其輸出的Rck_27m_N時(shí)鐘的頻率。通過(guò)控制RFIFO永遠(yuǎn)不會(huì)“寫滿”或者“讀空”狀態(tài)，確保SDI信號(hào)持續(xù)有效輸出且不出現(xiàn)誤碼。

　　3 結(jié)論

　　通過(guò)FIFO的“快滿”和“快空”標(biāo)志控制來(lái)控制FPGA內(nèi)部鎖相環(huán)(PLL)的頻率輸出，從而使系統(tǒng)接收端RFIFO的讀時(shí)鐘隨FIFO數(shù)據(jù)深度的變化而實(shí)時(shí)改變，確保RFIFO不會(huì)出現(xiàn)“寫滿”或“讀空”的狀態(tài)，解決了原來(lái)系統(tǒng)中由于FIFO的問(wèn)題造成SDI信號(hào)誤碼的現(xiàn)象，完成了多路SDI信號(hào)的無(wú)損光纖傳輸。

　　目前通過(guò)本方案設(shè)計(jì)的多路SDI單波長(zhǎng)光傳輸設(shè)備已完成研制，提供給廣電系統(tǒng)多家單位使用，反應(yīng)效果良好。

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