2.3 生成VHDL語(yǔ)言

　　完成FIR濾波器核配置后，便可得到設(shè)計(jì)好的濾波器，加入輸入/輸出信號(hào)，形成如圖4所示電路。點(diǎn)擊SignalCompiler，再選擇Anal-yze，選擇Sigle step compilation中的Convert MDL to VHDL，就可以生成對(duì)應(yīng)的VHDL語(yǔ)言。

　　在QuartusⅡ中打開(kāi)編譯后生成的fir.qpf工程文件，可以得到濾波器的VHDL語(yǔ)言，其部分代碼如下：

　　編譯成功后，可以將其轉(zhuǎn)換成元件。

　　2.4 系統(tǒng)功能仿真

　　在Matlab中，建立M文件，運(yùn)用前面設(shè)置好參數(shù)所生成的FIR濾波器，打開(kāi)FIR濾波器時(shí)域響應(yīng)與系數(shù)值(time response & coefficeient vahles)。得到該濾波器的時(shí)域響應(yīng)和系數(shù)值如圖5所示，由該系數(shù)表確定濾波器，并進(jìn)行算法級(jí)仿真，得到如圖6所示的波形。

　　圖6(a)為濾波前信號(hào)，圖6(b)為濾波后信號(hào)。從仿真波形可以看出，經(jīng)過(guò)FIR濾波器之后，高次諧波信號(hào)被很好地濾除了，達(dá)到了預(yù)定的設(shè)計(jì)目標(biāo)。

　　3 基本FPGA片上系統(tǒng)的功能測(cè)試

　　設(shè)計(jì)目標(biāo)器件選用美國(guó)Altera公司Cyclone系列FPGA器件中的EP3C25E144C8N芯片，通過(guò)開(kāi)發(fā)工具QuartusⅡ?qū)Ω鱾€(gè)模塊的VHDL源程序及頂層電路進(jìn)行編譯、邏輯綜合、電路的糾錯(cuò)、驗(yàn)證、自動(dòng)布局布線(xiàn)及仿真等各種測(cè)試，最終將設(shè)計(jì)編譯的數(shù)據(jù)下載到芯片中，同時(shí)與單片機(jī)AT89C51結(jié)合，進(jìn)一步進(jìn)行數(shù)據(jù)的快速處理和控制，實(shí)現(xiàn)鍵盤(pán)可設(shè)置參數(shù)及LCD顯示。經(jīng)實(shí)際電路測(cè)試驗(yàn)證，達(dá)到了設(shè)計(jì)的要求。

　　4 結(jié)語(yǔ)

　　這種基于SoPC數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)，不僅利用Matlab中的Simulink與Alterl DSP Builder工具確定FIR濾波器系數(shù)，不用編程，只需簡(jiǎn)單的設(shè)置，而且通過(guò)VHDL層次化設(shè)計(jì)方法，同時(shí)使FPGA與單片機(jī)相結(jié)合，采用C51及VHDL語(yǔ)言模塊化設(shè)計(jì)思想進(jìn)行優(yōu)化編程，進(jìn)一步完善了數(shù)據(jù)的快速處理和有效控制，提高了設(shè)計(jì)的靈活性、可靠性，也增強(qiáng)了系統(tǒng)功能的可擴(kuò)展性。