圖1和圖2中所示電路的輸入阻抗使用一個(gè)在1 GHz頻段內(nèi)校準(zhǔn)至50Ω的網(wǎng)絡(luò)分析儀測(cè)量，如圖6所示?？梢钥闯鲎罱K網(wǎng)絡(luò)在所需頻段內(nèi)（第一奈奎斯特區(qū)，直流至62.5 MHz）的VSWR為1.2或更低。

前端接口設(shè)計(jì)程序

。知道并理解設(shè)計(jì)前端時(shí)的關(guān)鍵參數(shù)，包括：

o輸入阻抗/VSWR（電壓駐波比）是一個(gè)無(wú)量綱參數(shù)，反映目標(biāo)帶寬內(nèi)有多少功率被反射到負(fù)載中。網(wǎng)絡(luò)的輸入阻抗是特定的負(fù)載值，通常為50Ω。

o通帶平坦度通常指額定帶寬內(nèi)容許的波動(dòng)紋波量。

o帶寬僅僅是系統(tǒng)要使用的頻率范圍。

o最小信噪比（SNR）和無(wú)雜散動(dòng)態(tài)范圍（SFDR）

o輸入驅(qū)動(dòng)電平與帶寬、輸入阻抗和VSWR特性有關(guān)，可設(shè)置轉(zhuǎn)換器滿量程輸入信號(hào)所需的增益和幅度。它高度依賴所選的前端元件，如變壓器、放大器或抗混疊濾波器，并且可能是最難以達(dá)到的參數(shù)之一。

。ADC與濾波器的負(fù)載間必須確定正確數(shù)量的串聯(lián)電阻。這是為了防止通帶內(nèi)的不良信號(hào)尖峰，并盡量減少單個(gè)ADC輸入的反沖。在大部分情況下，必須憑經(jīng)驗(yàn)確定正確值。

。ADC的輸入阻抗可能需要經(jīng)過(guò)外部并聯(lián)電阻分流，才會(huì)降低數(shù)值。

。應(yīng)使用正確串聯(lián)電阻將ADC與濾波器隔離開(kāi)。此串聯(lián)電阻也會(huì)減少尖峰信號(hào)，且通常憑經(jīng)驗(yàn)確定。

電路優(yōu)化技術(shù)和權(quán)衡

本接口電路內(nèi)的參數(shù)具有高互動(dòng)性；因此優(yōu)化電路的所有關(guān)鍵規(guī)格（帶寬、帶寬平坦度、SNR、SFDR和增益）幾乎不可能。

在圖2中，通帶峰化可以隨著串聯(lián)電阻RA的值提高而降低。但是，此電阻的值越高，信號(hào)衰減就越大，輸入網(wǎng)絡(luò)必須以更大的信號(hào)驅(qū)動(dòng)，以填充所有ADC并聯(lián)組合的滿量程輸入范圍。

上述因素的權(quán)衡可能有些困難。本設(shè)計(jì)中，每個(gè)參數(shù)權(quán)重相等；因此所選值代表了所有設(shè)計(jì)特征的接口性能。某些設(shè)計(jì)中，根據(jù)系統(tǒng)要求，可能會(huì)選擇不同的值，以便優(yōu)化SFDR、SNR或輸入驅(qū)動(dòng)電平。

本設(shè)計(jì)的SNR性能取決于以下幾個(gè)因素：ADC架構(gòu)的本質(zhì)、通過(guò)內(nèi)部采樣和保持機(jī)制設(shè)置的AD9253 3內(nèi)部前端緩沖器偏置電流，以及設(shè)計(jì)的帶寬要求。本例中使用了整個(gè)第一奈奎斯特區(qū)。

該特定設(shè)計(jì)中可以權(quán)衡的另一因素是ADC滿量程設(shè)置。對(duì)于采用本設(shè)計(jì)獲得的數(shù)據(jù)，滿量程ADC差分輸入電壓設(shè)置為2 V p-p，它可以優(yōu)化SFDR.將滿量程輸入范圍改為低于2.0 V p-p的最大滿量程范圍會(huì)降低SNR性能。

無(wú)源組件和PCB寄生效應(yīng)考慮

該電路或任何高速電路的性能都高度依賴于適當(dāng)?shù)腜CB布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號(hào)布線以及電源層和接地層。高速ADC和放大器PCB布局的詳情請(qǐng)參見(jiàn)指南MT-031和MT-101.

對(duì)于濾波器內(nèi)的無(wú)源元件，使用低寄生表面貼裝電容、電感和電阻。所選電感來(lái)自Coilcra0603CS系列。濾波器使用的表貼電容為5%、C0G、0402型，以確保穩(wěn)定性和精度。

系統(tǒng)的完整文檔請(qǐng)參見(jiàn)CN-0249設(shè)計(jì)支持包。

常見(jiàn)變化

對(duì)于需要相同帶寬、更低功耗和性能的應(yīng)用，可使用12位、125 MSPS四通道ADC AD9633.對(duì)于需要相同帶寬、略高功耗和更高性能的應(yīng)用，可使用16位、125 MSPS四通道ADC AD9653.這些器件與之前列舉的其他器件引腳兼容。

電路評(píng)估與測(cè)試

本電路使用修改的AD9253-125EBZ電路板和基于HSC-ADC-EVALCZFPGA的數(shù)據(jù)采集板。這兩片板具有對(duì)接高速連接器，可以快速完成設(shè)置并評(píng)估電路性能。修改的AD9253-125EBZ板包括本筆記所述的評(píng)估電路，與Visual Analog評(píng)估軟件一起使用的HSC-ADC-EVALCZ數(shù)據(jù)采集板，以及用于適當(dāng)控制ADC并采集數(shù)據(jù)的SPI控制器軟件。