當(dāng)一個折疊輸出信號不是在線性區(qū)域范圍內(nèi)時，另一個折疊輸出信號恰好在線性區(qū)域內(nèi)，反之亦然。這種方法可以推廣到相位差更小的一組折疊信號的情況，以減小非線性區(qū)域的影響。直至，相鄰折疊信號的過零點只相距一個量化單位（LSB）時，每個與折疊電路連接的比較器只需檢出過零點。此時，折疊結(jié)構(gòu)ADC不再要求折疊信號的線性區(qū)域范圍，只要求過零點的精度。

在折疊電路設(shè)計中，一級折疊電路折疊率不宜過高，這主要是因為，如果一級折疊率過高，那么這么多輸出通過長的走線連接到一起輸出給下一級比較器，寄生電容對于后級的影響變得不可忽略。在TI的Giga ADC中，一般采用多級折疊電路級連的方式，例如，如果要實現(xiàn)一個折疊率為9的電路，采用了兩級折疊級連，每級的折疊率是3，如figure10所示。

2.3.3內(nèi)插電路

直接利用折疊電路來產(chǎn)生所有2N個過零點，ADC的功耗與輸入電容都很大。通常的解決辦法是采用折疊－內(nèi)插結(jié)構(gòu)，如Figure11所示。每兩個折疊電路的輸出之間連接一個插值電阻串，利用插值電阻的分壓作用得到兩個折疊電壓信號之間的插值電壓。每個插值節(jié)點作為輸出，插值的數(shù)目稱為內(nèi)插率I；Figure11是當(dāng)I＝4的內(nèi)插結(jié)果，兩側(cè)為原始的由折疊電路產(chǎn)生的折疊信號，夾在其間的3個信號是被節(jié)省的、由內(nèi)插電路產(chǎn)生的折疊信號。這樣，通過4倍的內(nèi)插，每4個折疊信號可以節(jié)省3個折疊電路。

通過折疊內(nèi)插電路的波形如下圖所示：

2.3.4平均電路

前面提到，影響電路精度的主要誤差是差分信號的偏置誤差。降低差分電路的偏置誤差可以增加晶體管的面積。但由于在折疊電路中，偏置誤差不僅僅來自于差分電路，折疊電路中其它飽和支路的輸出電流也增加了整個電路的偏置誤差，簡單的增加電路晶體管面積并不能有效的降低誤差。由于各個放大電路的偏置誤差是不相關(guān)的，這里采用了迭代的技術(shù)，使某一輸出節(jié)點的偏置誤差不僅僅取決于本身放大電路，還和相鄰其它并行放大電路輸出有關(guān)，偏置誤差通過放大電路輸出的迭代而隨機(jī)化，降低了整個電路的偏置誤差。

2.4校準(zhǔn)電路

前面提到的各種設(shè)計電路有效的提高了ADC的線性性能和帶寬，但在TI Giga ADC，仍然集成了校準(zhǔn)電路，用以進(jìn)一步優(yōu)化ADC的性能。這部分校準(zhǔn)電路包括27個高精度校準(zhǔn)電壓，采用輪詢的方式依次輸入到輸入級的開關(guān)，并根據(jù)校準(zhǔn)信號的輸出結(jié)果通過DAC調(diào)整預(yù)放大電路的偏置電流，達(dá)到校準(zhǔn)修正的結(jié)果。

通過Figure5可以看到，輸入級的MUX開關(guān)，采保電路，輸入buffer的偏置誤差以及折疊電路的偏置誤差等包括在校準(zhǔn)環(huán)路里，通過校準(zhǔn)不僅僅提高了放大電路的線性，而且提高了系統(tǒng)在interleave模式下兩路ADC之間的一致性，改善了系統(tǒng)的雜散性能。

Giga ADC 介紹及雜散分析(下)