引言

隨著數字信號處理芯片性價比的不斷提高，數字信號處理的應用領域飛速發(fā)展，同時Pentium高速CPU的出現，要求有極高的數據通量予以支持，而低速的ISA總線在解決這些問題方面逐漸無能為力，取而代之的是高速的PCI總線。PCI總線可將高速外圍設備直接掛在CPU總線上，33MHz／32位時數據傳輸速率可達132MB／s，66MHz／64位時更是性能加倍，打破了數據傳輸速率的瓶頸，使得CPU的性能得到充分發(fā)揮。如果采用美國TI公司生產的高速高性能數字信號處理器DSP取代原來的單片機作為板載CPU，可以充分利用PCI總線的優(yōu)點直接將采集的數據傳到微機內存，有效地解決了數據的實時傳輸和存儲問題。

測控系統(tǒng)的硬件組成

系統(tǒng)基本硬件結構如圖1所示。整個高速測控系統(tǒng)主要由信號調理電路、DSP模塊、FIFC)存儲器、CPLD控制電路、PC19054接口芯片等組成。系統(tǒng)采用主從結構，PC機作為上位機，用于完成對系統(tǒng)的控制(如AD轉換的開始、DSP復位、中斷響應、數據接收與處理等)。DSP作為下位機，用于完成數據的采集與處理、PWM波以及其他外圍信號的控制等。

DSP測控模塊介紹

系統(tǒng)采用的DSP芯片為TI公司的TMS320LF2407。電路設計時，利用的DSP內部的16通道A/D轉換實現數據采集，DSP與FIFO的電路接口電壓都為3.3V，可實現無縫連接，DSP的數據總線直接與FIFO的數據輸入端口相連，DSP與FIFO的時鐘頻率應設為相同。這樣，無需插入等待周期，控制信號經CPLD直接轉換為FIFO的讀寫信號，實現數據的高速存儲。

先進先出存儲器

在DMA傳輸方式下，由于PCI9054內部的FIFO只有32級深度，實時傳送高速數據時，PCI9054內部的FIFO會很快存滿，而DSP內的數據仍會源源不斷的傳送過來，易造成數據的丟失，因此必須要擴展外部FIFO。

本系統(tǒng)采用I D T公司高速CMOS同步FIFO芯片IDT72V3660，它的容量為4096×36bit；有高達100MHz的讀寫速度；可以兼容3.3V和5V兩種接口電壓。該FIFO具有標準的滿(FF#)、半滿(HF#)、空(EF#)等標志。系統(tǒng)可以根據這些標志信號控制對FIFO的讀寫操作。在CPLD的邏輯控制下，當WEN#有效時，在WCLK的每一個上升沿，FIFO會把輸人數據線上的數據存入內部存儲器。當REN#有效且輸出允許(OE#有效)時，在RCLK的每一個上升沿，FIFO會把內部存儲器中的數據發(fā)送到輸出數據總線上(低電平用#表示)。

控制邏輯芯片CPLD

本系統(tǒng)采用Altera公司的EPM7 128來實現系統(tǒng)的邏輯控制，主要包括DSP控制邏輯、FIFO控制邏輯、PCI9054接口控制邏輯三個部分，其中，對PC219054的邏輯控制是設計的重點。設計中利用MaxPlusⅡ軟件進行VHDL語言編程、仿真和調試。

PCI9054及外部接口分析

PCI與板載CPU的橋接有兩種設計方案，一種是采用FPGA，通過軟件編程實現硬件功能。另一種是利用專用PCI橋接芯片，適合快速開發(fā)的場合。

本系統(tǒng)采用PLX公司的PCI總線專用接口控制芯片PC19054。它符合PCIV2.1和PCIV2_2規(guī)范；可同時支持3.3V和5V兩種信號環(huán)境；提供了兩個獨立的可編程DMA控制器；內部有6種可編程FIFO，以實現零等待突發(fā)傳輸及局部總線和PCI總線之間的異步操作；在PCI總線端支持33MHz／32位，傳輸速率最高可達132MB／s；在局部端可編程實現8／16／32位的數據寬度，支持復用／非復用的32位地址／數據，時鐘最高可達50MHz。

PCI9054局部總線可工作在M、J、C三種模式，M模式是專門為Motorola公司的 MPC850和MPC860提供直接非復用的接口；J模式地址／數據線復用；C模式與J模式差別不大，但地址／數據線非復用，更符合連接習慣。本設計采用C模式。

PCI9054的數據傳輸模式可分為主模式、從模式、DMA模式。模式的選擇主要根據硬件設計者對硬件的設計需要而定。本系統(tǒng)采用DMA模式，在DMA傳輸模式下，PCI9054既是PCI端的主控方，又是局部端的主控方。

PCI9054集成了兩個互相獨立的DMA通道，每個通道都支持Block DMA和Scatter／(3ather DMA，其中通道0還支持請求(Demand)DMA傳輸方式。當有通道進行DMA傳輸時，DMA控制器將發(fā)起對局部總線和PCI總線操作，其傳輸過程如圖2所示。