隨著晶體管向10nm、7nm甚至更小尺寸的發(fā)展，半導(dǎo)體行業(yè)面臨著真正的材料選擇困擾?；?、溝道、柵和接觸材料都迫切需要評(píng)估。

　　“在14nm,10nm工藝時(shí)代，器件架構(gòu)是確定的。”Intermolecular有限公司半導(dǎo)體部門高級(jí)副總裁兼總經(jīng)理RajJammy表示，“大多數(shù)情況下采用FinFET架構(gòu)，當(dāng)然也有其它選項(xiàng)，如完全耗盡型絕緣硅(SOI)。”

　　對(duì)于10nm和7nm來說，Jammy認(rèn)為高K值金屬柵將占主導(dǎo)地位，但真正的挑戰(zhàn)將是溝道本身。在10nm節(jié)點(diǎn)，鍺(Ge)很可能成為溝道材料之一。“但當(dāng)你加入鍺時(shí)，會(huì)有一連串的問題出現(xiàn)。”Jammy指出。

　　他認(rèn)為迫切需要解決的問題包括：

　　1)需要哪種柵疊層與鍺一起使用?

　　2)鍺的接觸方案是什么?

　　3)半導(dǎo)體業(yè)將如何在相同裸片上混合并匹配鍺與硅溝道?

　　4)半導(dǎo)體業(yè)將如何處理用于混合/匹配方案的工藝?

　　意識(shí)到半導(dǎo)體行業(yè)正面臨著許多變化(例如HVMEUVL，450mm晶圓，3D架構(gòu)，新的封裝技術(shù)等)，Jammy認(rèn)為整個(gè)行業(yè)通過精誠(chéng)合作開展更具競(jìng)爭(zhēng)力的研發(fā)非常重要，希望通過競(jìng)爭(zhēng)前的合作研發(fā)最大程度地降低開發(fā)成本。

　　然而這不只是工藝和器件開發(fā)的問題。即將在2014年美西半導(dǎo)體設(shè)備暨材料展(SemiconWest)上發(fā)表演講的Jammy指出，物聯(lián)網(wǎng)(IoT)催生了一整套新的應(yīng)用，這些應(yīng)用要求分布廣泛的設(shè)備彼此間相互通信，進(jìn)而產(chǎn)生和管理大數(shù)據(jù)，同時(shí)還要滿足低功耗和高性能要求。

　　“這句話的真實(shí)意思是，為了半導(dǎo)體行業(yè)的健康發(fā)展，我們必須走到一起，提出極具成本效益的方法來開發(fā)下一代技術(shù)。根本沒有其它方法能夠讓整個(gè)行業(yè)更高效地向前發(fā)展。”他還為盡可能標(biāo)準(zhǔn)化提出了充分的理由，以確保使用最少的行業(yè)資源。

　　對(duì)于IMEC公司負(fù)責(zé)工藝技術(shù)的高級(jí)副總裁AnSteegen來說，半導(dǎo)體業(yè)界發(fā)展藍(lán)圖總是在芯片功耗、性能、面積和成本之間尋求一種平衡。“當(dāng)我們向10nm及以下發(fā)展時(shí)，為了能夠在降低功耗的條件下獲得所要的性能，你需要調(diào)整Vdd。”同樣要在SemiconWest的“Gettingto5nmDevices”小組會(huì)上發(fā)表演講的Steegen表示。

　　她解釋說，在20nm/14nm工藝時(shí)代，引入的完全耗盡型器件改進(jìn)了器件的靜電性能，因此支持Vdd的調(diào)整。為了進(jìn)一步使器件向10nm/7nm工藝時(shí)代發(fā)展，Steengen認(rèn)為必須同時(shí)提高器件的靜電特性和性能。靜電的改進(jìn)可以引入全環(huán)柵(GAA)器件實(shí)現(xiàn)。

　　“使用異質(zhì)溝道器件(如非硅溝道)是提高性能的一種技術(shù)。”Steengen解釋，“采用這種方案后，可以用更高遷移率材料替代溝道中的硅，比如鍺或銦砷化鎵，見圖1。”

　　IMEC最近在III-VFinFET(NFET)方面取得一些關(guān)鍵性的突破。“鍺也一直在用。”Steegen表示，“在向10nm或7nm發(fā)展的過程中，純鍺PFET無(wú)疑是極有價(jià)值的候選材料。”

　　5nm時(shí)的材料怎么樣?

　　要想說清楚7nm和5nm之間會(huì)發(fā)生什么事情有點(diǎn)難度，但Sematech公司原子級(jí)可制造性計(jì)劃經(jīng)理ChrisHobbs相信，5nm節(jié)點(diǎn)也許是III-V溝道材料的合適切入點(diǎn)。

　　雖然低溫處理對(duì)于10nm和7nm的晶體管來說非常重要，但Hobbe認(rèn)為在使用III-V材料時(shí)尤其重要。III-V材料還帶來了另外一個(gè)問題：處理由于在工藝流程中使用砷而產(chǎn)生的費(fèi)水流。Sematech公司有一個(gè)專門用來解決這個(gè)問題的項(xiàng)目。開發(fā)新的內(nèi)嵌計(jì)量工藝則是另外一個(gè)代工廠基礎(chǔ)設(shè)施課題。

　　Steengen強(qiáng)調(diào)，為了應(yīng)對(duì)計(jì)量工具的新功能以及新的材料表征方法，半導(dǎo)體聯(lián)盟有許多合作性工作要做。

　　“當(dāng)你開始觀察3D結(jié)構(gòu)并開始插入新的材料、使得流程具有可制造性之時(shí)，你需要計(jì)量。”Steegen表示。IMEC也在與供應(yīng)商一起評(píng)估外延材料的缺陷檢測(cè)，以及針對(duì)EUV的覆蓋和CD計(jì)量。

　　SemiconWest2014上的另外一位演講人、納米科學(xué)與工程學(xué)院(SUNYCNSE)納米工程專業(yè)助理教授ChristopherBorst指出，由于在10nm及以下工藝缺少一致意見，業(yè)界存在多方向的努力去發(fā)現(xiàn)和開發(fā)新的溝道材料。

　　“在納米科學(xué)與工程學(xué)院的300mm開發(fā)線中，已經(jīng)有多種替代性的器件架構(gòu)正在開發(fā)。”Borst透露，“已經(jīng)在300mm晶圓上開發(fā)出硅納米線器件，并針對(duì)輻射嚴(yán)重的應(yīng)用進(jìn)行了評(píng)估。”

　　Borst表示，這種架構(gòu)具有提供接近理想的亞閾值特性和優(yōu)異的溝道控制的潛力，并且可以用現(xiàn)有的300mm硅工具套件進(jìn)行集成。“難點(diǎn)在于設(shè)計(jì)限制、柵極均勻性以及經(jīng)過工藝流程時(shí)納米線的結(jié)構(gòu)穩(wěn)定性。”

　　在開發(fā)硅納米線的同時(shí)，納米科學(xué)與工程學(xué)院研究人員還專注于硅以外材料的研發(fā)，并且正在與工業(yè)和研究合作協(xié)會(huì)開展合作。“我們正在評(píng)估用作下一代器件中的溝道材料的III-V層。”Borst透露。

　　“我們正致力于為符合環(huán)境方針的III-V柵疊層、接觸以及源-漏工程技術(shù)開發(fā)相應(yīng)的模塊，同時(shí)達(dá)成亞10nm器件性能目標(biāo)。”另外，該研究機(jī)構(gòu)正在改善薄膜缺陷，同時(shí)開發(fā)能夠采用III-V溝道的集成化工藝解決方案。

　　納米科學(xué)與工程學(xué)院還在研發(fā)硅器件的替代品，比如采用石墨烯或另外的2D單層材料的器件。“目前石墨烯是用于下一代器件架構(gòu)的前沿突破性解決方案。”Borst表示。

　　“我們正在研究這些層的生長(zhǎng)、器件設(shè)計(jì)和集成化模塊開發(fā)，以及后續(xù)向主流工藝中的引進(jìn)。”據(jù)他透露，該研究機(jī)構(gòu)在石墨烯的生長(zhǎng)以及轉(zhuǎn)移到300mm晶圓基板上實(shí)現(xiàn)清潔、可重復(fù)的處理方面已經(jīng)取得了成功。

　　沒有挑戰(zhàn)或障礙的話微縮將失去樂趣

　　在微縮路徑的研發(fā)障礙問題上，Jammy談到了邏輯和內(nèi)存的微縮。Jammy表示，“隨著我們從14nm向10nm、7nm、5nm的發(fā)展，內(nèi)存空間、特別是NAND驅(qū)動(dòng)的內(nèi)存空間也在快速進(jìn)步。”

　　“與邏輯一樣，內(nèi)存的進(jìn)展也非常巨大，而面臨的問題和障礙也非常相似。”Jammy認(rèn)為向3D器件架構(gòu)的發(fā)展對(duì)邏輯和內(nèi)存來說都是最大的驅(qū)動(dòng)因素之一，而且新材料呼之欲出。圖3顯示了將III-V材料從實(shí)驗(yàn)室?guī)У酱S所需的關(guān)鍵工藝模塊總結(jié)。

　　基礎(chǔ)設(shè)施和工具也是挑戰(zhàn)，特別是因?yàn)榘雽?dǎo)體行業(yè)目前的基礎(chǔ)設(shè)施和工具都是針對(duì)2D制造準(zhǔn)備的。

　　“我們已經(jīng)轉(zhuǎn)向位成本可擴(kuò)展(BiCS)的內(nèi)存，或垂直型NAND內(nèi)存。與此同時(shí)我們也啟動(dòng)了FinFET架構(gòu)。”Jammy表示。他認(rèn)為，半導(dǎo)體行業(yè)還沒能全面回答當(dāng)前工具是否能夠滿足3D設(shè)計(jì)、制造和計(jì)量的需要，或者只是利用現(xiàn)有工具過渡到3D。

　　“例如，我們沒有必要開發(fā)簡(jiǎn)單的解決方案用于測(cè)量FinFET結(jié)構(gòu)側(cè)邊的薄膜厚度，或疊層式NAND內(nèi)存器件的深孔。如果NANDBiCS內(nèi)存中的第6個(gè)器件與其它器件有所不同，我們總是能以糾錯(cuò)的方式把它找出來，但我們不知道如何從開發(fā)階段之初就避免這個(gè)問題。”

　　他進(jìn)一步指出，對(duì)這些問題的回答可能導(dǎo)致完全不同的制造方法。“我們要防止這類工藝缺陷嗎?或者我們只需依靠冗余設(shè)計(jì)、并在最終測(cè)試中把它剔除出去?”

　　Jammy堅(jiān)持認(rèn)為這些是半導(dǎo)體行業(yè)需要詢問和回答的問題，因?yàn)檫@個(gè)行業(yè)正在向高密度的3D器件架構(gòu)發(fā)展，迫切需要極具成本效益的解決方案。

　　對(duì)于Hobbs來說，需要克服的一個(gè)重要微縮挑戰(zhàn)是找到一種柵疊層材料，這種材料能夠同時(shí)在不同材料上工作。“系統(tǒng)級(jí)芯片設(shè)計(jì)使用種類廣泛的器件構(gòu)建電路，而高遷移性溝道也許只用這些器件類型中的一個(gè)子集就能實(shí)現(xiàn)。”Hobbs表示。

　　尋找這種材料是很有吸引力的，因?yàn)闃?biāo)準(zhǔn)/通用柵疊層材料可以減少工藝流程中的步驟數(shù)量，并減少生產(chǎn)線中的工具數(shù)量。誠(chéng)然，Hobbs相信確定工藝的通用化方法就目前這個(gè)時(shí)間節(jié)點(diǎn)而言還不成熟。

　　在接觸材料上，Hobbs引用了SEMATECH最近在鎳的使用方面開展的工作。“這是一種好的接觸材料，可與硅、硅化鍺、鍺和III-V溝道材料一起使用。”Hobbs指出，“如果你在考慮新的溝道材料和第一個(gè)切入點(diǎn)，PMOS和NMOS器件也許沒有相同的溝道材料。”

　　選擇過程是在集成簡(jiǎn)易性和為每個(gè)器件選擇最佳溝道材料的靈活性之間的折衷，Hobbs表示。鍺溝道對(duì)PMOS來說有吸引力，可能早于III-V材料引入。然而對(duì)NMOS器件來說，III-V溝道更具吸引力。單種III-V溝道材料可能被NMOS和PMOS同時(shí)使用，只是在器件性能方面有所折衷。

　　隨著半導(dǎo)體行業(yè)向下一個(gè)節(jié)點(diǎn)的過渡，除了復(fù)雜性變得更高以外，比如需要調(diào)查更多的材料和架構(gòu)選項(xiàng)，開發(fā)新的工藝步驟，Steegen發(fā)現(xiàn)還有另外一個(gè)問題會(huì)出現(xiàn)。“合并，不僅在代工層次，而且在供應(yīng)商層次，已經(jīng)達(dá)到頂點(diǎn)，很少有公司愿意迎接更大的挑戰(zhàn)。”

　　Steegen表示，“代工廠和設(shè)備供應(yīng)商需要在工藝開發(fā)早期就一起工作，并且需要進(jìn)一步協(xié)調(diào)他們的開發(fā)。”

　　Steegen相信更強(qiáng)更早的交互可以“去風(fēng)險(xiǎn)”，并優(yōu)化開發(fā)的投資回報(bào)。因此，需要研發(fā)平臺(tái)支持這種更緊密的交互——這種平臺(tái)能讓設(shè)備供應(yīng)商比以往更早且更深入地涉足工藝步驟開發(fā)。

　　據(jù)她預(yù)計(jì)，IMEC與開發(fā)原始工藝步驟的設(shè)備供應(yīng)商之間的戰(zhàn)略關(guān)系、以及與聯(lián)盟的代工伙伴之間的關(guān)系將繼續(xù)向前發(fā)展。

　　其它微縮路徑

　　5nm及以后的工藝節(jié)點(diǎn)將如何發(fā)展目前還不清楚，但Jammy有一個(gè)實(shí)用方法。“如果你將標(biāo)準(zhǔn)的經(jīng)濟(jì)驅(qū)動(dòng)方法施加于那個(gè)節(jié)點(diǎn)的微縮，我們發(fā)現(xiàn)第一件事是微縮的目標(biāo)是在芯片上增加更多的功能。”Jammy告訴SEMI。

　　因此不管功能是通過尺寸縮小還是其它形式縮小實(shí)現(xiàn)的，仍然是屬于縮小的成果。很長(zhǎng)時(shí)間以來，ITRS和其它人都建議功能性縮放可以源自增加更多模擬、射頻和其它“超出摩爾定律”的元件，或采用3D/2.5D系統(tǒng)級(jí)封裝方法。

　　為了提高器件密度和功能，同時(shí)繼續(xù)降低功耗，要求半導(dǎo)體行業(yè)考慮如何在新技術(shù)中發(fā)揮與3D器件架構(gòu)有關(guān)的優(yōu)勢(shì)—見圖4。

　　“在5nm節(jié)點(diǎn)，我們也許會(huì)有納米線器件，而在這之后，也許我們只需采用類似目前內(nèi)存技術(shù)那樣將這些器件堆疊起來。”

　　基于這個(gè)思路，半導(dǎo)體行業(yè)可以開始考慮新的器件微縮方法、電路級(jí)功能和計(jì)算方法。Jammy表示，“舉例來說，我們必須用2D架構(gòu)構(gòu)建SRAM單元嗎?或者說我們可以先在垂直的納米線上進(jìn)行搭建、然后指出如何連線不同層嗎?”

　　他相信這些問題的回答將引領(lǐng)半導(dǎo)體行業(yè)向5nm和更小尺寸發(fā)展。否則，縮放也許是一個(gè)非常緩慢、收益遞減的痛苦過程。

　　在7nm以后，由于柵極和接觸部分之間沒有了空間，Steegen認(rèn)為邏輯方面可以采用多個(gè)不同的路徑。“你能夠以某種方法實(shí)現(xiàn)所有垂直器件(即垂直納米線)或疊層器件”，她表示，“當(dāng)你開始在彼此之上堆疊器件時(shí)，這將是一個(gè)極具突破性的趨勢(shì)—對(duì)設(shè)計(jì)來說是突破性的，當(dāng)然，你的整個(gè)集成和工藝流程也會(huì)發(fā)生改變。”

　　目前正在對(duì)用于7nm以后的高遷移率傳導(dǎo)材料(如石墨烯)、或具有更高遷移性能的2D材料進(jìn)行評(píng)估。Steegen認(rèn)為主要問題是與CMOS的兼容性。

　　“例如對(duì)于雙層石墨烯來說，如何才能將它插入CMOS工藝流程來生成PFET和NFET，以及如何設(shè)計(jì)帶隙。”她指出。