b)串口中斷具有最高優(yōu)先級(jí)，而且是隨機(jī)的，為了不產(chǎn)生中斷丟失，每次統(tǒng)計(jì)表完成像素灰度個(gè)數(shù)統(tǒng)計(jì)后，時(shí)序控制器產(chǎn)生的硬件中斷信號(hào)都由NiosⅡ發(fā)出相應(yīng)的命令清除。

　　經(jīng)過(guò)上述簡(jiǎn)化設(shè)計(jì)，選用Ahera公司高性價(jià)比Cy-clone系列速度等級(jí)最低的EPl c12Q240C8完成全部設(shè)計(jì)。經(jīng)過(guò)代碼優(yōu)化和綜合布線優(yōu)化，實(shí)時(shí)平臺(tái)直方圖均衡器能以21．43MHz的速度工作。同時(shí)，該設(shè)計(jì)能以IP核的形式靈活地移植到Altera公司其他系列的FPGA上。圖3是平臺(tái)直方圖均衡算法外場(chǎng)實(shí)驗(yàn)的實(shí)驗(yàn)結(jié)果。從圖像顯示的效果可以看出，設(shè)計(jì)是很成功的，完全可以滿足應(yīng)用要求。

　　4結(jié)束語(yǔ)

　　本文給出了一種模塊化程度高、硬件可移植、體積小、功耗低、可靠性高、使用靈活的實(shí)時(shí)平臺(tái)直方圖均衡器的實(shí)現(xiàn)方法，彌補(bǔ)了以往實(shí)現(xiàn)方法的不足。此外，對(duì)FPGA的應(yīng)用突破了傳統(tǒng)的應(yīng)用模式，給FPGA的應(yīng)用注人了新的活力，給嵌入式應(yīng)用人員提供了設(shè)計(jì)新思路。