摘要：首先簡要介紹了CompactPCI異步串口板的通常設(shè)計(jì)方法，并且提出了這些方法的不足之處，重點(diǎn)闡述了基于FPGA狀態(tài)機(jī)和片上總線的新設(shè)計(jì)方案，以及該方案的技術(shù)優(yōu)勢(shì)，隨后公布了基于該方案的異步串口板達(dá)到的性能指標(biāo)。通過比較有關(guān)應(yīng)答延遲的試驗(yàn)數(shù)據(jù)，提出了基于FPGA狀態(tài)機(jī)和基于DSP處理器的異步串口板卡存在明顯的處理速度差異問題，并基于兩種設(shè)計(jì)方案，解釋了形成差異的原因。最后提出了FPGA狀態(tài)機(jī)對(duì)外部總線存儲(chǔ)器或端口的訪問管理性能大幅超越了任何一款DSP處理器的觀點(diǎn)，并對(duì)同行提出了類似研發(fā)項(xiàng)目的設(shè)計(jì)建議。

　　引言

　　CompactPCI異步串口板安裝在工業(yè)計(jì)算機(jī)CompactPCI擴(kuò)展槽內(nèi)，可實(shí)現(xiàn)工業(yè)計(jì)算機(jī)與外圍多路設(shè)備串口之間的異步串行通訊。異步串口板有多種設(shè)計(jì)方案，不同的設(shè)計(jì)方案決定了板卡具有不同的通訊性能和可靠性。根據(jù)任務(wù)要求，某重要設(shè)備的測(cè)試平臺(tái)必須達(dá)到36路通道、11種通訊協(xié)議、波特率4/19.2/38.4/57.6/115.2(kbps)、小于1ms的處理時(shí)間、通訊模式可配置和高可靠性的試驗(yàn)要求，因此測(cè)試平臺(tái)內(nèi)異步串口板的設(shè)計(jì)方案要面向上述試驗(yàn)要求而制定。

　　1 背景技術(shù)

　　1.1 現(xiàn)有技術(shù)

　　目前CompactPCI異步串口板一般采用以下兩類方法實(shí)現(xiàn)。

　　1.1.1 使用嵌入式處理器作數(shù)據(jù)處理單元

　　采用獨(dú)立的嵌入式處理器作為數(shù)據(jù)處理單元，異步串口單元要么使用嵌入式處理器自身的2到3個(gè)異步串口，要么使用連接到FPGA片內(nèi)總線的通用異步收發(fā)器或異步收發(fā)邏輯，從而建立起一主多從式總線結(jié)構(gòu)。

　　1.1.2 使用FPGA芯片集成收發(fā)邏輯和處理邏輯

　　采用FPGA芯片集成了若干獨(dú)立的異步串口通路，每個(gè)通路均有一對(duì)處理邏輯和收發(fā)邏輯，其中收發(fā)邏輯實(shí)現(xiàn)了一路串行數(shù)據(jù)的接受、發(fā)送和并串轉(zhuǎn)換，處理邏輯實(shí)現(xiàn)了一路串行數(shù)據(jù)的讀取、處理和存儲(chǔ)。

　　2 設(shè)計(jì)方案

　　2.1 設(shè)計(jì)思路

　　為便于性能比較，在采用第一類設(shè)計(jì)方案的總線式系統(tǒng)結(jié)構(gòu)基礎(chǔ)上，分別用TMS320C6416 DSP處理器和FPGA狀態(tài)機(jī)作處理單元，實(shí)現(xiàn)了兩塊異步串口板(兩者系統(tǒng)結(jié)構(gòu)、程序流程、通訊功能和軟硬件接口均相同)。每塊均在FPGA片上總線集成了36個(gè)UART軟核、1個(gè)雙口SDRAM接口邏輯、地址譯碼器、配置狀態(tài)寄存器區(qū)，以及串口接收濾波邏輯等，兩者不同之處在于FPGA狀態(tài)機(jī)作處理單元的串口板在FPGA上實(shí)現(xiàn)了一個(gè)完整的片上系統(tǒng)。下文重點(diǎn)介紹了后者的實(shí)現(xiàn)方法、性能指標(biāo)，并對(duì)兩者的處理速度進(jìn)行了比較和分析。

　　2.2 實(shí)現(xiàn)方法

　　2.2.1 板卡設(shè)計(jì)

　　基于FPGA狀態(tài)機(jī)和WISHBONE片上總線(圖中簡稱為WB總線)的36通路CompactPCI異步串口板系統(tǒng)架構(gòu)如圖1所示。