基于FPGA 的 DSP

　　如圖2所示的賽靈思Virtex等FPGA采用專(zhuān)用的DSP塊來(lái)高效實(shí)現(xiàn)DSP算法。每個(gè)DSP塊都包含基于硬件的專(zhuān)用函數(shù)，如：乘法、乘法累加、加法、移位、對(duì)比、位邏輯函數(shù)與模式檢測(cè)。通過(guò)級(jí)聯(lián)多個(gè)DSP塊可以實(shí)現(xiàn)更廣泛的數(shù)學(xué)函數(shù)。

　　DSP存儲(chǔ)器需求

　　每個(gè)周期執(zhí)行DSP函數(shù)都需要能夠高效地從存儲(chǔ)器提取指令與數(shù)據(jù)。因此，保持DSP性能的關(guān)鍵是高存儲(chǔ)器帶寬。DSP處理器和FPGA DSP塊已經(jīng)建立了內(nèi)部高速緩存存儲(chǔ)器架構(gòu)(L1/L2)，以支持每個(gè)周期多次的存儲(chǔ)器存取。采用單獨(dú)的存儲(chǔ)器組存儲(chǔ)指令與數(shù)據(jù)，可實(shí)現(xiàn)一種超級(jí)哈佛架構(gòu)。處理器采用這種布置能夠在每個(gè)周期并行提取指令與數(shù)據(jù)操作數(shù)。另外，DSP算法中的存儲(chǔ)器存取一般呈現(xiàn)出可預(yù)測(cè)的模式。例如，F(xiàn)IR濾波器系數(shù)是按順序循環(huán)存取。對(duì)于更深的外部存儲(chǔ)，一般采用支持各種SDRAM存儲(chǔ)器(DDR2/3、RLDRAM)、基于硬件的外部存儲(chǔ)器接口(EMIF)。

　　為了使DSP性能提高兩倍，可以實(shí)現(xiàn)采用QDR SRAM完成外部存儲(chǔ)的最新創(chuàng)新性方法。

　　四倍數(shù)據(jù)速率(QDR)架構(gòu)

　　如圖3所示賽普拉斯QDR-IV SRAM等SRAM是針對(duì)高吞吐量而精心優(yōu)化的高性能存儲(chǔ)器器件。此類(lèi)存儲(chǔ)器具有多個(gè)配備雙數(shù)據(jù)速率(DDR)接口的獨(dú)立數(shù)據(jù)端口。對(duì)這些數(shù)據(jù)端口的存取可同時(shí)進(jìn)行并且相互獨(dú)立。地址總線(xiàn)共用，并且根據(jù)相關(guān)配置以單或雙數(shù)據(jù)速率運(yùn)行。目前市場(chǎng)上密度最高的產(chǎn)品為144Mb，而且支持18倍或36倍配置。

　　QDR-IV SDRAM的架構(gòu)特點(diǎn)非常有利于需要高吞吐量、低時(shí)延和真正隨機(jī)存取的數(shù)字信號(hào)處理流程。

　　傳統(tǒng)方法(SDRAM)與新方法(QDR-IV)對(duì)比

　　圖4說(shuō)明了測(cè)試環(huán)境的整體設(shè)置。采用基于FPGA的DSP功能對(duì)比不同存儲(chǔ)器類(lèi)型的最高數(shù)據(jù)吞吐量。