DSPLL的原理

這項技術(shù)運用DPS高速運算替代通常采用的分離器件搭建的鎖相環(huán)濾波電路。由于不需要外接器件，單板的噪聲對鎖相環(huán)影響降低到最低。這項數(shù)字技術(shù)能夠在溫度，電壓變化和外圍MCU不同的情況下提供高度的穩(wěn)定性和一致性。下圖是DSPLL一個簡單功能框圖。

DSP運算處理Phase Detector的相差脈沖，產(chǎn)生一個數(shù)字頻率控制字M來調(diào)制一個數(shù)字控制的時鐘DCO。數(shù)字分頻器N1,N2,N3都有很大的范圍，這樣可以是在一個輸入頻率下，產(chǎn)生近似任意頻率的輸出。具有DSPLL技術(shù)的窄環(huán)路帶寬產(chǎn)品(Si5316, Si5319, Si5323, Si5326, Si5366, and Si5368)提供超低的輸出抖動和極強的抖動衰減性能。對于那些需要多路低抖動時鐘頻率轉(zhuǎn)換的應(yīng)用，寬環(huán)路帶寬的產(chǎn)品(Si5322, Si5325, Si5365, and Si5367)是一種很好的選擇。

DSPLL帶來的優(yōu)勢

(1)極低的輸出抖動0.3ps RMS抖動。

(2)寬范圍的輸入頻率和輸出頻率。

輸入頻率：2KHz-710MHz

輸出頻率：2KHz-1.4GHz

由于數(shù)字分頻器都有很大的范圍，才能保證寬范圍的輸入和輸出頻率。在搭建復(fù)雜的時鐘系統(tǒng)的時候，特別是作為一個時鐘平臺，應(yīng)用在各種場合，只需要改變軟件和pin的管腳配置就可以完成，而競爭對手的芯片，就需要改變芯片的型號，重新進行設(shè)計。

(3)可調(diào)的環(huán)路帶寬。60Hz-8.4KHz，采用DSP技術(shù)來做PLL的低通濾波器，帶來一個非常大的好處就是可以通過改變寄存器來調(diào)節(jié)環(huán)路帶寬，適用于多種信號質(zhì)量的環(huán)境。

(4)極低的相噪指標(biāo)。 采用芯片內(nèi)部集成濾波器，可以有效的降低來自單板的噪聲干擾。

(5)集成度高，簡化了鎖相環(huán)的設(shè)計和布板

傳統(tǒng)的鎖相環(huán)芯片，需要客戶自己來設(shè)計低通的濾波器，還要做好低通濾波器的EMC 的防護措施,布板的時候也需要特別的注意。由于Silicon Labs PLL外圍基本上沒有什么器件，僅有一個作為reference 的時鐘輸入。芯片的設(shè)計有DSPLLsim軟件完成配置，布板沒有強制性要求。