電控噴油霧化檢測(cè)的DSP和FPGA通信模塊設(shè)計(jì)

作者：時(shí)間：2014-03-12 來源：網(wǎng)絡(luò)

加入技術(shù)交流群
- 掃碼加入
  和技術(shù)大咖面對(duì)面交流
  海量資料庫(kù)查詢

鐘。不同的是RAM1中導(dǎo)入了初始存儲(chǔ)內(nèi)容(．／0517．hex)。
0517．hex中的部分內(nèi)容如下：
：04000000C000002AD2
：040001000000004487
：040002000000006496
：040003000000008871
：04000400000C008048
：04000500000000D91E
：040006000000102F3
在QuartusII中用原理圖的形式創(chuàng)建FPGA與DSP數(shù)據(jù)傳輸模塊，如圖3所示。

本文引用地址：http://www.biyoush.com/article/241674.htm

主要的功能模塊：1)EMIF接口模塊，如圖4(a)所示，該功能模塊為DSP與FPGA中的雙口RAM進(jìn)行數(shù)據(jù)傳輸提供地址和數(shù)據(jù)總線。2)高阻態(tài)功能模塊如圖4(b)所示，該模塊的主要功能是防止總線沖突。3)中斷功能模塊如圖4(c)所示，該功能模塊為時(shí)鐘中斷，負(fù)責(zé)雙口RAM讀和寫的時(shí)間控制。

本論文中應(yīng)用CCStudi03．1集成開發(fā)環(huán)境并結(jié)合C語(yǔ)言編寫DSP與FPGA的數(shù)據(jù)傳輸?shù)拇a。編寫流程如圖5所示。

4 數(shù)據(jù)傳輸驗(yàn)證

隨著FPGA設(shè)計(jì)任務(wù)復(fù)雜性的不斷提高，F(xiàn)PGA設(shè)計(jì)調(diào)試工作的難度也越來越大，在設(shè)計(jì)驗(yàn)證中投入的時(shí)間和花費(fèi)也會(huì)不斷增加。為了讓產(chǎn)品更快投入市場(chǎng)，設(shè)計(jì)者必須盡可能減少設(shè)計(jì)驗(yàn)證時(shí)間，這就需要一套功能強(qiáng)大且容易使用的驗(yàn)證工具。Ahera SignalTapⅡ邏輯分析儀可以用來對(duì)Altera FPGA內(nèi)部信號(hào)狀態(tài)進(jìn)行評(píng)估，幫助設(shè)計(jì)者很快發(fā)現(xiàn)設(shè)計(jì)中存在問題的原因。QuartusⅡ軟件中的SignalTapⅡ邏輯分析儀是非插入式的，可升級(jí)，易于操作。SignalTapⅡ邏輯分析儀允許設(shè)計(jì)者在設(shè)計(jì)中用探針的方式探查內(nèi)部信號(hào)狀態(tài)，幫助設(shè)計(jì)者調(diào)試FPGA設(shè)計(jì)。

在設(shè)計(jì)中嵌入SignalTapⅡ邏輯分析儀有兩種方法：第一種方法是建立一個(gè)SignalTapⅡ文件(．stp)，然后定義STP文件的詳細(xì)內(nèi)容；第二種方法是用MegaWizard Plug-InManager建立并配置STP文件，然后用MegaWizard實(shí)例化一個(gè)HDL輸出模塊。圖6給出用這兩種方法建立和使用SignalTapⅡ邏輯分析儀的過程。
用QuartusII提供的Signal Tap仿真獲取數(shù)據(jù)，如圖7所示。

由SignalTap截獲的數(shù)據(jù)圖和RAM1中存儲(chǔ)的初始值對(duì)比可知，兩者之間的數(shù)值完全符合，由此可知DSP與FPGA的通信模塊能夠正常通信。

5 結(jié)論
文中設(shè)計(jì)了一種DSP和FFGA數(shù)據(jù)傳輸?shù)耐ㄐ拍K，通過Quartus II上完成了FPGA對(duì)數(shù)據(jù)采集系統(tǒng)的時(shí)序控制的設(shè)計(jì)，利用C語(yǔ)言編寫DSP與FPGA之間的通信控制代碼，應(yīng)用Quartus II中的Signal Tap功能驗(yàn)證了DSP與FPGA之間數(shù)據(jù)傳輸?shù)恼_性，證明該通信模塊能夠?qū)嶒?yàn)電控噴油霧化檢測(cè)快速測(cè)量和處理大量的數(shù)據(jù)的要求。