(1)收端的RXI/F模塊

　　來(lái)自I/O引腳的接收端數(shù)據(jù)一方面在FPGA I/0內(nèi)部通過(guò)ISERDES進(jìn)行串并轉(zhuǎn)換，然后把數(shù)據(jù)速率降低1/4供內(nèi)部處理；另一方面用移相狀態(tài)機(jī)在IODELAY模塊上進(jìn)行移相，多達(dá)64級(jí)，每級(jí)大約15 ps，直到采樣時(shí)鐘的上升沿對(duì)準(zhǔn)數(shù)據(jù)有效窗口的中心位置。RXIF模塊處理后的效果如圖1所示。只做位對(duì)齊的前提是要求在分配I/O引腳時(shí)給SFI－4接口同方向的信號(hào)盡可能靠近，數(shù)據(jù)總線間Skew盡可能小，并且PCB布線要等長(zhǎng)。

　　圖1 RXI/F模塊處理后的效果

　　(2) 收端的RX FIFO模塊

　　使用此FIFO的目的是一方面把ISERDES輸出的共64位數(shù)據(jù)寫(xiě)入FIFO；另一方面用用戶時(shí)鐘讀出FIFO數(shù)據(jù)給后端的用戶邏輯使用，最終達(dá)到隔離區(qū)域時(shí)鐘和用戶時(shí)鐘的目的。FIFO的位置如圖2所示。

　　圖2 FIFO的位置

　　(3)發(fā)送端的TXI/F模塊

　　發(fā)送端的處理是內(nèi)部己經(jīng)處理好的數(shù)據(jù)經(jīng)過(guò)FPGA I/O內(nèi)部的OSERDES進(jìn)行并串轉(zhuǎn)換輸出，如圖3所示的OSERDES部分。

　　圖3 OSERDES部分

　　(4) 發(fā)送端的TX FIFO模塊

　　使用此FIFO的目與RX FIFO功能類似，區(qū)別在于讀出∏FO的數(shù)據(jù)通過(guò)OSERDES進(jìn)行并轉(zhuǎn)串輸出。