論NIOS-II系統(tǒng)中A/D數(shù)據(jù)采集接口的設(shè)計(jì)與實(shí)現(xiàn)

作者：時(shí)間：2012-02-24 來源：網(wǎng)絡(luò)

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　　在FPGA系統(tǒng)中，實(shí)現(xiàn)對(duì)外部A/D數(shù)據(jù)采集電路的控制接口邏輯，由于其邏輯功能不是很復(fù)雜，因此可采用自定義的方式。采用這種方法進(jìn)行設(shè)計(jì)有兩種途徑。①?gòu)能浖先?shí)現(xiàn)。這種方案將NIOS處理器作為一個(gè)主控制器，通過編寫程序來控制數(shù)據(jù)轉(zhuǎn)換電路。由于NIOS處理器的工作頻率相對(duì)于外部設(shè)備來說要高出許多，故此種方法會(huì)造成CPU資源極大的浪費(fèi)；②用FPGA 的邏輯資源來實(shí)現(xiàn)A/D采集電路的控制邏輯。FPGA有著豐富的邏輯資源和接口資源，在其中實(shí)現(xiàn)并行的數(shù)據(jù)采集很少會(huì)受到硬件資源的限制，在功能上，設(shè)計(jì)的接口控制邏輯相當(dāng)于一個(gè)主控制器，它是針對(duì)具體的外部電路而實(shí)現(xiàn)的，容易滿足要求、又能節(jié)約資源，提高系統(tǒng)性能。因此，采用硬件邏輯去實(shí)現(xiàn)控制將是一種較好的方式。

　　設(shè)計(jì)方案

　　通過對(duì)系統(tǒng)需求進(jìn)行仔細(xì)分析，此模塊的功能設(shè)計(jì)可分為數(shù)據(jù)采集控制邏輯、數(shù)據(jù)接口、數(shù)據(jù)處理邏輯三部分，其整體功能框架圖如圖1。

模塊功能框圖

圖1 模塊功能框圖

　　說明：AVALON總線主要是用于連接片內(nèi)處理器與外設(shè)，以構(gòu)成可編程單芯片系統(tǒng)。

　　功能描述

數(shù)據(jù)采集控制邏輯：產(chǎn)生A/D轉(zhuǎn)換需要的控制信號(hào)。
數(shù)據(jù)接口：提供一個(gè)外部A/D采集的數(shù)據(jù)流向AVALON總線的數(shù)據(jù)通道，主要是完成速度匹配，接口時(shí)序轉(zhuǎn)換。
數(shù)據(jù)處理單元：此部分主要是提供一些附加功能，如檢測(cè)外部信號(hào)或內(nèi)部其它單元的工作狀態(tài)，進(jìn)行簡(jiǎn)單信息處理。

　　設(shè)計(jì)分析

　　數(shù)據(jù)采集控制邏輯

　　在此以典型的模數(shù)轉(zhuǎn)換芯片ADC0804為例，進(jìn)行電路設(shè)計(jì)，ADC0804的數(shù)據(jù)寬度為8位，數(shù)據(jù)轉(zhuǎn)換時(shí)間最快為100ms，轉(zhuǎn)換時(shí)鐘信號(hào)可以由內(nèi)部施密特電路和外接RC電路構(gòu)成的震蕩器產(chǎn)生，也可以直接由外部輸入，其頻率范圍：100KHz~1460KHz。在本設(shè)計(jì)中ADC0804的時(shí)鐘為最大輸入頻率，控制信號(hào)時(shí)序如圖2。

ADC0804控制信號(hào)時(shí)序圖