另外，由于余量放大器有限的帶寬，因此對輸入電壓響應需要經(jīng)過一定的時間才能趨于穩(wěn)定。在采樣頻率為f的ADC中，要求信號在二分之一的時鐘周期內(nèi)達到所需的精度(即誤差小于1／2LSB)，即有：

式中GBW為單位增益帶寬，N為ADC分辨率，β為反饋系數(shù)，f為采樣頻率。
對于本文的ADC設計有：N=12，β=1／2，f=10 MHz，因此由公式(1)和公式(2)可得，用于本文第一級MDAC的余量放大器應滿足：開環(huán)增益需大于84 dB，單位增益帶寬需大于58 MHz。綜合考慮到輸入信號擺幅、流片工藝和功耗等要求，本文的余量放大器采用了折疊共源共柵的運放結(jié)構(gòu)，仿真結(jié)果表示，該結(jié)構(gòu)可滿足設計要求。
2．2 比較器設計
流水線ADC由于采用了校正電路，對比較器失調(diào)電壓的要求放寬了。對于1．5 bit每級的電路，設參考電壓為1 V，則它的失調(diào)電壓放寬為125 mV。本ADC中從第1級到第10級電路都采用了動態(tài)比較器，因為其失調(diào)電壓小于可校正的最大失調(diào)電壓，同時它具有較快的速度和較低的功耗。該電路的原理圖如圖4所示，它包括一個由rst信號控制的快速復位電路、信號輸入的預防大電路、鎖存比較器以及輸出反相器組成。

2．3 數(shù)字位時間對齊及數(shù)字校準電路設計
由于流水線ADC每級電路產(chǎn)生數(shù)字代碼的時間不同，因此，在進行數(shù)字校正之前，必須先對其進行延遲，所以在數(shù)字校正電路之前必須要有數(shù)字延遲電路。完整的輸出數(shù)字時間對齊及數(shù)字校正電路如圖5所示，其中圖的左邊為數(shù)字位時間對齊電路，圖的右邊為數(shù)字校準電路。

2．4 時鐘控制電路設計
流水線ADC對于時序要求比較高，為了確保流水線ADC正常工作，要求前后兩級不同時工作在采樣狀態(tài)和保持狀態(tài)，至少需要一對兩相不交疊時鐘。文中設計的時鐘信號電路如圖6所示。相比一般的采用器件延時來設計時鐘控制電路，本文采用了在電路引入電容的方式來確定時鐘延時，盡管這樣做會在版圖上多占用了一些面積，但是其好處是設計的兩相不交疊時鐘非常穩(wěn)定，時鐘可以根據(jù)電容值選取的大小而更為合理的錯開。