1引言

在主PWM控制器位于初級側的低DC輸出電壓隔離型開關電源（SMPS）中，通常采用專門設計的MOSFET作為同步整流器（SR）。作為SR使用的MOSFET具有非常小的導通損耗，有助于提高系統(tǒng)效率。

在初級側控制的隔離SMPS拓撲中，由于在隔離變壓器次級側沒有PWM控制信號，故欲產(chǎn)生適當?shù)腟R控制信號顯得比較困難。但是，可以從變壓器次級輸出獲得有關數(shù)據(jù)。由于電路寄生元件的存在，同步信號在從隔離變壓器輸出分離（withdrawn）時，相對于初級PWM信號會發(fā)生延遲，并且在不連續(xù)導通模式（DCM）狀態(tài)會出現(xiàn)振蕩。因此，為SR提供驅動的控制電路必須能避免發(fā)生錯誤的操作。

在初級側控制的隔離拓撲中，為驅動SR需要適當?shù)目刂齐娐?，以處理同步時鐘信號（clock）從隔離變壓器的輸出移開，解決驅動信號相對于時鐘輸入的定時等問題。若對SR控制不當，在兩個器件之間會發(fā)生“跨越導通”（crossconduction）。同時，在隔離拓撲的次級由于相對于初級主開關（MOSFET）驅動信號的延遲，會在相關元件之間形成短路，發(fā)生“貫通”（shootthrough）現(xiàn)象。產(chǎn)生貫通的機理，具體取決于變換器拓撲結構。

2同步整流器的數(shù)字控制方法

在用作產(chǎn)生SR驅動信號的方案中，首推數(shù)字控制方法。

21系統(tǒng)基本結構

SR數(shù)字控制系統(tǒng)一般由振蕩器（OSC）、限定狀態(tài)機構（FiniteStatesMachine，簡寫FSM）、兩個耦合的向上/向下（UP/DOWN）計數(shù)器和兩個控制輸出邏輯等單元電路所組成，系統(tǒng)框圖如圖1所示。

控制電路有3個輸入和2個輸出。其中，2個輸出為隔離變換器次級2只MOSFETs提供互補驅動信號，3個輸入包括1個時鐘信號和2個輸出的期望（anticipation）時間設定。不論是接通還是關斷，2個輸出OUT1和OUT2沒有任何交迭。開關頻率為fs的方波信號出現(xiàn)在時鐘輸入端，期望的定時通過外部有關

圖1同步整流器數(shù)字控制器組成方框圖

圖2OUT2預期時間產(chǎn)生波形

圖4在TS1>TS2時OUT2及相關波形

圖3OUT1預期時間產(chǎn)生波形

輸入設定。2個計數(shù)器工作方式及作用不同：DOWN計數(shù)器用于處理輸出截止，UP計數(shù)器連續(xù)獲取OUT2開關周期期間或OUT1接通時間內的有關數(shù)據(jù)?？刂葡到y(tǒng)根據(jù)前面周期內存儲的有關信息，在開關周期截止期內的輸出被預先處理。采用這種控制方法，開關周期和接通時間（tON）被逐周連續(xù)監(jiān)測。

22穩(wěn)定條件

在穩(wěn)態(tài)條件（固定頻率和固定占空比）下，兩個開關周期中與輸出OUT2相關的波形如圖2所示。

在第1個開關周期（TS1）內，在時鐘輸入的上升沿上，兩個（UP/DOWN）計數(shù)器中第1個開始計算內部時鐘（CK）脈沖。在接下來的一個時鐘輸入的上升沿（TS1結束）上，計數(shù)器停止計算。計算過的脈沖數(shù)目（n2）把開關周期的持續(xù)時間考慮在內。所存儲的數(shù)據(jù)，在下一個開關周期中被利用。

在第2個開關周期中，在內部時鐘輸入的上升沿上，第1個計數(shù)器由大到小計算（countsDOWN）內部時鐘脈沖，并且在計算到（n2－x2）個脈沖時終止。第2個計數(shù)器計算新的尚未計算的內部時鐘脈沖，并適時修正開關周期（TS）期間的有關數(shù)據(jù)。OUT2超前截止總量為X2·TI（TI為內部時鐘脈沖周期），并通過OUT2預期時間輸入設定。計數(shù)器UP或DOWN在每個周期內的功能，相對于先前周期被交換。

為預期關斷OUT1，另外兩個UP/DOWN計數(shù)器將考慮計及接通時間（tON）期間的有關數(shù)據(jù)，相關波形如圖3所示。

在第1個開關周期內，第1個計數(shù)器在時鐘輸入上升沿上開始計數(shù)，并且在時鐘輸入下降沿上停止。其間計算的脈沖數(shù)量為n1，只計及tON時間之內的脈沖數(shù)。

在第2個開關周期內，第1個計數(shù)器遞減計數(shù)，在計算到n1－x1時停止。關斷OUT1的超前時間總計為x1·Ti，并由OUT1預期時間輸入設定。第2個計數(shù)器向上（由小到大）計算時鐘輸入上升沿與下降沿之間的脈沖數(shù)目。