整個(gè)解包過程如下：首先判斷接收的包是什么包，若為TOKEN包(0UT或IN或SOF或SETUP或ACK或NAK或STALL或PRE)則轉(zhuǎn)入到TOKEN包的處理進(jìn)程，若為數(shù)據(jù)包(DATA0或DATAl)則轉(zhuǎn)入到DATA包的處理進(jìn)程。在TOKEN包或DATA包中若發(fā)現(xiàn)數(shù)據(jù)有錯(cuò)則丟棄此包并報(bào)錯(cuò)。

3.3.2 打包模塊

　　根據(jù)PE送來的PID組織相應(yīng)的信息包，把要發(fā)送的數(shù)據(jù)安排在相應(yīng)的數(shù)據(jù)包，或者組織令牌包。發(fā)送令牌包時(shí)，不必產(chǎn)生CRC5校驗(yàn)位。在發(fā)送數(shù)據(jù)包時(shí)，需要把有效數(shù)據(jù)的CRCl6校驗(yàn)位放在末尾一起發(fā)送。這個(gè)模塊主要就是如何把協(xié)議層引擎模塊送過來的數(shù)據(jù)進(jìn)行打包，打包的概念其實(shí)質(zhì)就是把要發(fā)送的數(shù)據(jù)根據(jù)其相應(yīng)的信息安排相應(yīng)的發(fā)送順序。同樣打包的過程中也不用考慮同步字段，同步字段在串口接口引擎層加入。整個(gè)打包數(shù)據(jù)流如圖4所示。

3.3.3 協(xié)議層引擎模塊

　　在USB設(shè)備中，某一個(gè)時(shí)刻和主機(jī)通信的只能是一個(gè)端點(diǎn)，當(dāng)前操作都基于這個(gè)端點(diǎn)地址。主機(jī)不能同時(shí)和幾個(gè)端點(diǎn)進(jìn)行通信，端點(diǎn)的屬性在設(shè)備和主機(jī)剛開始連接時(shí)進(jìn)行的枚舉過程中已經(jīng)確定，保存在各端點(diǎn)對(duì)應(yīng)的寄存器中，比如是IN還是OUT端點(diǎn)，是支持控制傳輸、批量傳輸還是中斷傳輸?shù)亩它c(diǎn)等。協(xié)議引擎模塊是整個(gè)協(xié)議層的核心控制單元，控制了其他所有模塊的工作方式，根據(jù)當(dāng)前端點(diǎn)的配置或當(dāng)前狀態(tài)處理傳輸事務(wù)，并在傳輸事務(wù)中實(shí)時(shí)更新控制與狀態(tài)寄存器。他的功能包括：有效處理IN，OUT和SETUP事務(wù)，確定當(dāng)前傳輸事務(wù)要操作的端點(diǎn)地址，正確應(yīng)答各種包和管理數(shù)據(jù)的發(fā)送和接收，同時(shí)實(shí)現(xiàn)USB協(xié)議中的錯(cuò)誤恢復(fù)機(jī)制。

3.4 端點(diǎn)控制模塊和端點(diǎn)模塊

　　端點(diǎn)模塊：端點(diǎn)其實(shí)就是USB進(jìn)行通信時(shí)，用于存數(shù)據(jù)的緩沖區(qū)，為了提高數(shù)據(jù)存取的速度，本IP核的端點(diǎn)設(shè)計(jì)成FIFO。端點(diǎn)控制模塊：主要是端點(diǎn)控制寄存器和端點(diǎn)狀態(tài)寄存器，此模塊中包含了USB IP核的頂層控制和狀態(tài)寄存器。如USB設(shè)備的狀態(tài)控制寄存器、設(shè)備地址寄存器、中斷屏蔽寄存器和中斷源寄存器等。為了增加靈活性，在設(shè)計(jì)時(shí)針對(duì)每一個(gè)端點(diǎn)分別設(shè)計(jì)了設(shè)置和功能相同但地址不同的寄存器，包括端點(diǎn)的控制狀態(tài)寄存器、中斷源寄存器、中斷屏蔽寄存器、緩沖區(qū)的指針寄存器。端點(diǎn)根據(jù)協(xié)議可以配置1到16個(gè)，在實(shí)際設(shè)計(jì)中根據(jù)本身系統(tǒng)需要可以對(duì)USB IP核配置端點(diǎn)數(shù)，增加了USB IP核端點(diǎn)可擴(kuò)展性。

3.5 總線適配器模塊

　　此模塊是為了提高本IP核的可重用性而設(shè)計(jì)的。他主要包括WishBone總線接口、AMBA ASB總線接口和相應(yīng)的配置寄存器。若使用于WishBone總線結(jié)構(gòu)的SoC中，則在綜合前通過宏定義進(jìn)行設(shè)置啟用WishBone總線接口，這樣整個(gè)USB IP核可以無縫接入WishBone總線結(jié)構(gòu)的SoC中。若使用于AMBA ASB總線結(jié)構(gòu)的SoC中，則在綜合前通過宏定義進(jìn)行設(shè)置啟用AMBA總線接口無縫接入其SoC中。由于是在綜合前通過宏定義的，因此在實(shí)際綜合的時(shí)候，只會(huì)將宏定義的總線模塊綜合成實(shí)際電路，而不會(huì)兩個(gè)總線接口模塊都給綜合，節(jié)省資源。同時(shí)當(dāng)此IP核要應(yīng)用于其他的總線結(jié)構(gòu)SoC中，如Altera的Avalon總線，則只要根據(jù)此總線協(xié)議再設(shè)計(jì)一個(gè)總線接口模塊，在綜合時(shí)啟用此總線接口模塊就可以將此IP核直接應(yīng)用于此SoC中。因此本USB IP核對(duì)于不同總線的SoC利用總線適配器使具體較強(qiáng)靈活性，可重用性強(qiáng)。

4 FPGA驗(yàn)證

　　本USB IP核已經(jīng)應(yīng)用于一款數(shù)據(jù)采集單芯片系統(tǒng)中。因此在進(jìn)行FPGA驗(yàn)證時(shí)，是將此IP核嵌入于此單芯片系統(tǒng)中進(jìn)行的。此單芯片系統(tǒng)中嵌入U(xiǎn)ART模塊可與PC機(jī)的串口進(jìn)行通信，此系統(tǒng)中的增強(qiáng)型8051MCU核對(duì)整個(gè)USB IP核進(jìn)行相應(yīng)的控制。FPGA驗(yàn)證采用了Xilinx公司的ISE集成開發(fā)環(huán)境，在調(diào)試的過程中用了ChipSeope Pro軟邏輯分析儀。硬件平臺(tái)用Xilinx公司的Virtex4系列中XC4VLX60器件。

　　整個(gè)過程如下：

　　（1）USB從設(shè)備與PC機(jī)的USB接口連接，此時(shí)USB從設(shè)備要完成設(shè)備枚舉的過程。

　?。?）設(shè)備枚舉完成PC機(jī)會(huì)提示驅(qū)動(dòng)程序還沒有裝，要求加載驅(qū)動(dòng)程序在PC機(jī)上加驅(qū)動(dòng)程序，USB的驅(qū)動(dòng)程序直接與PC機(jī)的操作系統(tǒng)聯(lián)系，項(xiàng)目中的USB接口是在WindowsXP操作系統(tǒng)中調(diào)試的。

　　（3）在驅(qū)動(dòng)程序加載完成后，PC機(jī)會(huì)提示“現(xiàn)在可以正常通訊”，表明現(xiàn)在可以利用USB的應(yīng)用層軟件進(jìn)行通信了。

　?。?）將數(shù)據(jù)從PC機(jī)的應(yīng)用層輸入，通過USB接口發(fā)給嵌入U(xiǎn)SBIP核的數(shù)據(jù)采集SoC芯片，然后通過其中的SoC中UART將數(shù)據(jù)返回給PC機(jī)，經(jīng)過比較兩者數(shù)據(jù)完全相同，驗(yàn)證表明了此IP核的正確。

　　圖5是在進(jìn)行IP核FPGA驗(yàn)證時(shí)，設(shè)備枚舉階段PC的USB主機(jī)發(fā)送給USBIP核的幀開始（SOF）包。

　　

fs_clk為從PC機(jī)發(fā)過來的比特流恢復(fù)過來的12MHz的時(shí)鐘信號(hào)。rx_data表示收到的數(shù)據(jù)，如圖5所示在rx_valid高電平時(shí)，表明收到的rx_data是有效的，從圖中可以看出收到了十六進(jìn)制數(shù)“A5—43—85”，此包正是PC機(jī)發(fā)給USBIP核的SOF包。rxdp和rx_dn是串口接口引擎模塊中的信號(hào)，他經(jīng)過一個(gè)三態(tài)門與圖1所示的D+和D一相連接。由圖中可以看出，在“85”收到時(shí)，rxdp和rx_dn的波形表明收到了PC機(jī)發(fā)過來的兩個(gè)fS_clk時(shí)鐘周期的“SE0”表示包結(jié)束的信號(hào)。

5結(jié)語

　　本USBIP核在設(shè)計(jì)時(shí)，充分考慮到可重用性，其USB端點(diǎn)可進(jìn)行相應(yīng)的配置和擴(kuò)展。同時(shí)針對(duì)目前SoC中常用的WishBone總線和AMBAASB總線結(jié)構(gòu)設(shè)計(jì)了總線適配器，在綜合前進(jìn)行相關(guān)的宏定義就可以無縫接入SoC中。本USBIP核在實(shí)際項(xiàng)目中，與MCU核以及其他的IP核集成于一款數(shù)據(jù)采集SoC芯片中，該數(shù)據(jù)采集SoC已經(jīng)處于版圖后仿真階段，即將流片。