引言

　　在許多信號處理和無線電通訊設備中，D/A轉換器是限制整個系統(tǒng)精度和速度的關鍵器件[1]。隨著CMOS集成電路技術的不斷發(fā)展和DAC結構的不斷創(chuàng)新，現(xiàn)在采用亞微米或深亞微米CMOS工藝可實現(xiàn)高速、高分辨率的DAC。本文介紹了一種采用分段電流舵DAC結構，在保證高速采樣的同時，使積分非線性誤差(INL)和微分非線性誤差(DNL)達到最小化，從而設計完成了一種基于0.35μm CMOS工藝的14位 210MSPS DAC。該轉換器采用分段電流沉，在該結構中，5位最高有效位控制31個電流源，4位中間位控制15個電流源，5位最低有效位直接控制二進制權電流源。由于通信系統(tǒng)要求DAC具有高精度的滿量程輸出電流和良好的動態(tài)性能，而輸出電流精度主要受帶隙電壓基準源控制，動態(tài)性能則主要受電流轉換驅動電路和電流源開關控制，因此本文在分析14位DAC系統(tǒng)結構的同時，也分析了內(nèi)置的帶隙電壓基準源、分段電流源開關序列布局和電流開關驅動電路，其中帶隙電壓基準源可以通過外圍管腳實現(xiàn)外部基準電壓源截止和取代。最后給出了基于0.35μm 1P3M CMOS工藝的14位DAC的設計仿真和測試結果。

　　1 DAC轉換器結構

　　為了達到高速14位精度DAC的要求，一般采用電流沉結構。這是因為根據(jù)電子學原理，電流工作模式比電壓工作模式快，電源利用效率高。同時考慮到性能和面積的關系，整個轉換器采用了5+4+5的分段結構，可以有效減小浪涌引起的性能退化。

圖1給出了14位DAC的結構框圖，由參考電源、偏置電路、電流源陣列、高速鎖存器、解碼電路和差分模擬開關等組成。該電路在工作時，輸入的14位數(shù)字信號存放在內(nèi)部寄存器，其中高5位和中間4位經(jīng)過解碼邏輯，把二進制碼轉變?yōu)闇囟扔嫶a，為了保持延時的一致性，低5位則經(jīng)過偽解碼。解碼后的數(shù)據(jù)控制電流源陣列的電流源打開或關斷，從而控制電流的增加或減小。本設計內(nèi)有1.2V參考電壓源，以及相應的偏置電路，可以根據(jù)需要選擇內(nèi)部參考或外部參考。

　　2 線性度保證

　　影響DAC線性度的主要有兩種誤差來源：隨機誤差和系統(tǒng)誤差。隨機誤差主要指由于工藝的變化帶來的電流源失配引起的誤差。我們通過Monte-Carlo仿真工藝變化引起的良率變化，可以確定單位電流源的允許變化范圍。根據(jù)文獻[2]可知，兩個單位電流源的標準偏差是偏置電壓和溝道尺寸的函數(shù)。

　　是與工藝相關的工藝常數(shù)，因而(1)式具有通用性。由式(1)可以看出，采用面積較大的單位電流源可以減小誤差。

　　系統(tǒng)誤差主要指由于工藝梯度分布帶來的誤差?？梢圆捎脙?yōu)化版圖、特殊走線方法和優(yōu)化開關時序減小誤差，但不能完全消除。

　　3 關鍵電路設計

　　3.1 參考電源設計

　　對于高分辨率轉換器，參考電源是整個電路的基準，應該特別穩(wěn)定和精確，與電源、工藝變化關系甚微?，F(xiàn)代CMOS工藝中帶隙參考基本具備這些條件，因此我們選用帶隙參考源。如圖2所示。

　　圖2中，Q1、Q2、Q3、Q4和Q5是寄生的襯底PNP三極管，可在標準的CMOS工藝中實現(xiàn)。Q1和Q2，Q3和Q4都以射隨器的形式相連，這樣可以減小運放失調(diào)引起的誤差。Q5面積是Q3的2倍，I5、I4、I10和I11是尺寸完全相同的晶體管，I22的寬長比是I4的2倍，它們的柵電壓由負反饋運放的輸出提供，它們的作用是作為電流源，為各個支路提供偏置電流。電阻R1的作用是使A點和B點的電壓產(chǎn)生差值，從而使基準源起作用。電阻R4和R5在PTAT電流之路上，通過它們的分壓，產(chǎn)生一個基準電壓REFI，REFLO端則是用來控制Q5，使該支路起作用產(chǎn)生REFI的。下面，就通過計算詳細地介紹本設計基準源的工作原理。

　　本設計中，m=8，VEB的溫度系數(shù)是-1.5～2mV/℃，VT的溫度系數(shù)是0.085 mV/℃，所以，為了讓上式等于0，本設計取R5/R1為2.12～2.83。

　　本設計中的帶隙基準源經(jīng)過調(diào)整，在室溫下的輸出為1.207V。

　　圖3示出了用spectre仿真器對基準源在-55℃-125℃的范圍內(nèi)進行溫度掃描的結果，如圖3。

　　從圖3可以看出，帶隙電壓的溫度相關性曲線是一條拋物線的形狀，在室溫時，該曲線達到頂點，這很符合設計要求。從圖3我們可以算出電壓基準源的溫度系數(shù)為15ppm/℃。

　　3.2 高速電流開關及開關信號設計

　　電流開關設計的關鍵參數(shù)是導通電阻和時鐘饋通。為了減小開關上的電壓降對電流源線性度的影響，開關的導通電阻必須很小。對時鐘饋通，我們采用了差分反向抵消技術和溝道電荷吸收技術，可以有效地減小信號饋通引起的失真。另外，我們采用了擺幅限制電路來提高電路工作的速度。

　　開關信號的設計對D/A轉換器的性能也有比較大的影響，對高速高性能應用，必須保證開關信號的驅動電路足夠快和精確，而且要盡量減小抖動和浪涌的產(chǎn)生，必須認真進行設計。

　　本設計中電流開關包括電流開關驅動電路和電流控制開關兩部分。電流開關驅動電路產(chǎn)生用于控制電流開關的信號，因此是對DAC的動態(tài)性能影響最大的電路模塊之一。電流開關驅動電路的前級電路是同步鎖存器，電流開關驅動電路根據(jù)同步鎖存器的互補輸出信號驅動電流開關。電流開關驅動電路對輸入信號進行緩沖，并為電流開關提供盡可能好的控制信號。開關信號的設計對D/A轉換器的性能也有比較大的影響。因為我們是對電流源進行開關，必須保證電流開關不能完全關斷，否則在關斷時會使電流源輸出電壓飄向電源電壓;而當開關打開時，由于電流源兩端的電勢差不能突變，否則會引入較大的浪涌。極端情況下，電流源的晶體管可能進入線性區(qū)，使輸出阻抗變糟。為了避免這種情況發(fā)生，我們采用差分開關結構，這樣就始終存在電流通路。開關信號應保持完全匹配，使浪涌降低到最小程度。另外，應保持開關信號的上升時間和下降時間盡可能相等。

　　電流開關驅動電路及其仿真結果波形如圖4所示。

　　在本設計中，電流開關是PMOS管差分對的結構，并設計在同一N阱中，從而較好地避免了開關噪聲和浪涌能量等不利影響。同時為了降低時鐘饋通的影響，我們加入了冗余晶體管結構。電流開關電路結構如圖5所示。

圖5中的電流開關由6個PMOS管組成，M1和M2并聯(lián)，M3和M4并聯(lián)，他們構成了一對差分開關，而M5和M6是冗余晶體管。信號IN1與IN2是上級電路——電流開關驅動電路輸出的互補開關控制信號，由于他們的高電平是comp2，所以本電路中晶體管的襯底都接comp2，這樣就能夠降低偏襯效應引起的噪聲。

　　3.3 電流調(diào)整電路

　　本設計可以通過熔絲編程技術，對高中低位的電流進行調(diào)整，從而降低芯片的INL、DNL和增益誤差，使芯片的性能得以提高。對電流的調(diào)整需要控制成比例電流的添加或抽取，但是此控制要通過電流源開關實現(xiàn)，控制這些開關的就是熔斷絲電路陣列。在編程熔斷狀態(tài)下，通過編程來熔斷相應的熔斷絲，以使該熔斷絲電路控制的電流源開關處于常開狀態(tài)，從而實現(xiàn)對芯片線性度的永久修正。編程端口對熔斷絲陣列的控制是通過行列譯碼器實現(xiàn)的。

　　4 測試結果

　　通過電路和版圖優(yōu)化設計，以及采用校準技術，轉換器性能有了較大提高。表1給出了采用0.35μm 1P3M CMOS工藝得到的樣片電路測試結果。在輸出5.04MHz(@SPAN 4MHz)時，其SFDR為84.9dB。

　　參考文獻：

　　[1]Yang C,et al.A serical-link transceiver based on 8-G samples/s A/D and D/A converters in 0.25-μm CMOS.IEEE J.Solid-State Circuits,2001,36(NOV): 293-301

　　[2]Bastos J,et al.A High Yield 12-bit 250-MS/s CMOS D/A converter.IEEE custom integrated circuit conference.1997:431-434

　　[3]孔瀛,王宗民,許軍.一種16位高速數(shù)模轉換器(DAC)的設計與實現(xiàn). 電子產(chǎn)品世界,2014(1):71-73

　　[4]張倬,王宗民,周亮,等.低功耗8-bit 200MSPS時間交織流水線ADC.電子產(chǎn)品世界,2013(12):71-73

　　[5]蔡偉,楊松,譚博.8位1.0GSPS ADC芯片MXT2001原理與應用.電子產(chǎn)品世界,2013(11):62-63