看了很多關(guān)于旁路電容和去藕電容的文章，有代表性的如下：

退耦電容的選擇和應(yīng)用

十說電容

關(guān)于旁路電容和耦合電容

關(guān)于旁路電容的深度對話

對于以上的文章，我是很佩服的，我按照它們的思路把問題推演和考證了一下，參考了一些數(shù)據(jù)，自己推導(dǎo)一下電容模型的阻抗曲線，試圖做的就是讓問題更明顯一些。打算把這個問題分成兩個部分，第一個就是原理上去驗證，第二個就是從實際的例子去推演。各位看完有任何意見請留言。

先看看此類電容的應(yīng)用場合：

根據(jù)以上電路來說，由一個電源驅(qū)動多個負(fù)載，如果沒有加任何電容，每個負(fù)載的電流波動會直接影響某段導(dǎo)線上的電壓。

瞬間沖擊電流的產(chǎn)生原因

1.容性負(fù)載

來分析一下數(shù)字電路的電流波動，數(shù)字電路的負(fù)載并不是純阻性的，如果負(fù)載電容比較大，數(shù)字電路驅(qū)動部分要把負(fù)載電容充電、放電，才能完成信號的跳變，在信號上升沿比較陡峭的時候，電流比較大，對于數(shù)字芯片來說，新派驅(qū)動部分電流會從電源線上吸收很大的電流，由于線路存在著的電感，電阻（特別是芯片管腳上的電感，會產(chǎn)生反彈），這種電流相對于正常情況來說實際上就是一種噪聲，會影響前級的正常工作，下圖反應(yīng)了工作情況

2.輸出級控制正負(fù)邏輯輸出的管子短時間同時導(dǎo)通，產(chǎn)生瞬態(tài)尖峰電流

PMOS和NMOS同時導(dǎo)通的時候出現(xiàn)的電流尖峰。

電壓塌陷噪聲

我們考慮數(shù)字電路內(nèi)部結(jié)構(gòu)一般由兩個Mos管組成，為了便于分析，我們假設(shè)初始時刻傳輸線上各點的電壓和電流均為零。現(xiàn)在我們分析數(shù)字器件某時刻輸出從低電平轉(zhuǎn)變?yōu)楦唠娖?，這時候器件就需要從電源管腳吸收電流（上面一個分析的是容性負(fù)載，現(xiàn)在考慮的是阻性負(fù)載）。

從低到高（L=>H）

在時間點T1，高邊的PMOS管導(dǎo)通，電流從PCB板上流入芯片的VCC管腳，流經(jīng)封裝電感L.vcc，通過PMOS管和負(fù)載電阻最后通過返回路徑。電流在傳輸線網(wǎng)絡(luò)上持續(xù)一個完整的返回時間，在時間點T2結(jié)束。之后整個傳輸線處于電荷充滿狀態(tài)，不需要額外流入電流來維持。

當(dāng)電流瞬間涌過L.vcc時，將在芯片內(nèi)部電源和PCB板上產(chǎn)生一個電壓被拉低的擾動。該擾動在電源中被稱之為同步開關(guān)噪聲（SSN）或Delta I噪聲。

從高到低（L=>H）

在時間點T3，我們首先關(guān)閉PMOS管（不會導(dǎo)致脈沖噪聲，PMOS管一直處于導(dǎo)通狀態(tài)且沒有電流流過的）。同時我們打開NMOS管，這時傳輸線、地平面、L.gnd以及NMOS管形成一回路，有瞬間電流流過開關(guān)NMOS管，這樣芯片內(nèi)部至PCB地節(jié)點前處產(chǎn)生參考電平被抬高的擾動。該擾動在電源系統(tǒng)中被稱之為地彈噪聲（Ground Bounce）。

實際電源系統(tǒng)中存在芯片引腳、PCB走線、電源層、底層等任何互連線都存在一定電感值，就整個電源分布系統(tǒng)來說來說，這就是所謂的電源電壓塌陷噪聲。