一個輸出起始設(shè)置在零的計數(shù)器控制著關(guān)斷電路。采用將計數(shù)器輸出全部設(shè)置為0，也即在PWM控制信號的下降沿及QF的柵源電壓之間實際上為零延時，結(jié)果QF的柵源電壓，VR的漏源電壓以及與門輸出的三個波形示于圖7（a）。

圖7 VF的關(guān)斷波形

（a）非最佳延遲(b)最佳延遲

　　VF關(guān)斷電路中的與門更多的作用如VR開啟控制電路中的或門，給一個命令到計數(shù)器，以直接令計數(shù)器向上或向下記數(shù)。在VF的關(guān)斷電路的情況，一個高電平從與門直達計數(shù)器以便在下個周期中向上記數(shù)。當(dāng)計數(shù)器為下個周期增加一個記數(shù)值，則PWM控制器的下降沿與VF的柵源電壓之間的延遲就會增加，從與門的輸出脈沖就會變窄，這個反饋影響將持續(xù)到VF的柵源電壓和VR的漏源電壓能夠同步。當(dāng)延遲最佳化時，波形示于圖7(b)。

　　如在VR控制執(zhí)行電路中所描述，電路將會在兩個延遲值之間抖動，一個是最佳值，而另一個比最佳值略長一些。