系統級芯片(SOC)公司紛紛預測: 在未來的幾年里，完整的信號回路(數字+模擬+存儲器), 甚至GSM系統(包括電源管理)將集成于一體。納米級光刻技術(最小尺寸小于100nm)的發(fā)展推動了集成技術的進步，事實上存在產品自身的技術限制。然而，在一個芯片上集成的晶體管越多，它們的工作電壓則越低，例如，0.13μm級芯片的工作電壓僅為1-2V。

　　另一方面，功率芯片制造商正不斷開發(fā)能夠處理高電壓和大電流的技術。將交流電網電壓轉換至中間母線需可靠的設備提供數百伏電壓和數安培電流。同時，再由母線電壓轉換至最終負載電壓則需要數百安培電流的低壓設備。上述功率轉換已在個人電腦上實現了，它先將線路功率因數校正(PFC)電壓降至電源盒外的母線電壓，再降至主板的通用低電壓, 這充分展示了新的高電壓和大電流半導體技術及其架構的效用。

諧波極限值和功率因數校正

　　當電氣負載(如PC)消耗的電流與輸入電壓(AC線路)同相，且電流不失真(正弦波)時，交流電網的功率輸出可達到最佳狀態(tài)。為此，作為歐洲標準的IEC 6100-2-3規(guī)定了各類設備的諧波極限值。例如，所有消耗功率超過75W的個人電腦的諧波(度數 n=3、5、...至39) 都必須處于或低于給定的曲線(以mA/W為單位)。目前,臺式機的功耗在140W至250W之間，這意味著所有銷售到歐洲的PC都必須符合上述標準。當這項標準確立后，世界其它地區(qū)都將逐步按照其執(zhí)行。

電源線路(PLINE=VLINE*ILINE)具有雙倍頻率

　　諧波越高, 限制越嚴格。但這些諧波的能量也越少，更易于濾波。根據該規(guī)范，允許諧波電流的最大輸出大于600W，這樣要在更高功率下符合這一規(guī)范就更具挑戰(zhàn)性。

　　功率因數(PF)是與線路提供功率的綜合質量相關的一個總體參數，它與輸入電流總諧波失真(THD)的關系如下式所示：

PF = cos( /(1+THD2)1/2 [1]

式中(是線路電壓和消耗電流間的相位差。無相位差((=0)，且無失真(THD=0)時， PF=1。由于分子(cos( (在0到1之間， 而分母總是大于或等于1，因而PF (=1。

　　由于IEC 61000-3-2標準規(guī)定了THD的諧波分量，THD和PF因此都不足以度量性能。實際上，這一規(guī)范的度量和遵從標準為諧波失真參數，這個參數以及達到這一規(guī)范的技術一般被劃分到“PFC”或“功率因素校正”的類別中。

　　理論上，PF表達式中的cos( 既可為正，也可為負。請記住，負的cos( 值相當于負載電路對線路供電的情形。在基于二極管橋的整流電路中，這種情形是不可能發(fā)生的。

諧波極限值規(guī)范的約束

　　將功率從交流電網引至負載的標準方法是直接在負載兩端跨接二極管橋整流器。如以由二極管橋式整流器和阻抗負載組成的簡單系統為例，橋后的電壓和電流則不失真，無相位差，可整流為正弦波，且PF=1 (圖1)。在這種情況下，輸入到負載上的功率由倍頻、零最小和瞬時值波形構成：

P(t)= (V2/R)*sen2(t = (1/2)*(V2/R)*(1-cos2(t) [2]

式中V是線路電壓的幅度，R為負載，(為線路的角頻率2(f，f=50Hz或60Hz。由方程[2]可得實際或平均的功率為：

PAVE=(1/2)*V2/R = VRMS2/R [3]

隨時間變化的零平均脈動功率為：

PPΜLS = -(1/2)*(V2/R)*cos2(t [4]

　　這個簡單例子描述了理想的AC線路整流電路模型。而另一方面，該電路沒有能量存儲功能，整流器輸出端功率具有AC線路的倍頻分量。在這一理想化的模型中，典型的負載實際上需要恒定(DC)功率。因此，它必須具有大容量的能量存儲元件，一般采用處理非失真輸入功率P(t)和DC輸出功率PAVE差異的電解電容來實現。這個差異自然是由[4]所給出。

功率轉換鏈高級方塊圖，從交流線端至中間電壓總線Vbus。

　　在負載中添加一個小電容C將使通過負載的電壓變得平滑，紋波減少，但由于電流波形嚴重偏離了正弦波并采用了目前脈沖的形狀，因而使到PFC減小。連接電容的粗糙橋式整流器是IEC-61000-3-2規(guī)范制訂以前，多數商業(yè)設備所采用的常規(guī)無PFC電路架構，PFC技術是在低輸入諧波電流量和嚴格調節(jié)輸出電壓下，維持輸入和輸出功率匹配的方法。

PFC架構

　　PFC的一般架構包括與AC線路接口的穚式整流器，以及PFC升級。PFC級存儲著電容C (圖2) 中的無功功率，然后是PWM升壓級。正如前文中討論，PFC級可實現線路電壓和電流的良好匹配。

在完全平衡的條件下(PF=1)，我們會發(fā)現AC線路側的波形如圖1(a)所示。而在整流側，電容C產生的無功功率為：

PCR(-VCDC*C*2(*VCRIPPLE*cos2(t [5]

式中VCDC 為電容兩端的DC電壓，VCRIPPLE 為其紋波峰值，而(=2(f為線路電壓的角頻率(f=50/60Hz)。應注意PCR 類似于圖1系統(無電容)中的PPΜLS。由方程[5]可得：

VCRIPPLE ( PCR(PEAK)/ VCDC*C*2( [6]

　　這是很有用的設計公式，它揭示了電容C、直流電壓及紋波值之間的折衷關系。在經過PFC級線路處理后的諧波量, 通過DC/DC轉換器的消除電容C的過濾，即可充分去除輸入的紋波電壓。

PFC和PWM的實現

　　圖2中的控制是組合IC器件，它是非常小巧的芯片，在電路板上集成了兩個控制環(huán)路。PFC部分是由電感L1、開關Q1 (MOSFET)、大電容C和二極管D1構成，這是受控于PFC/PWM控制器的一半電路。然后通過“前向”轉換器將C上的電壓調節(jié)至總線電壓。組合IC的另一半用于初級控制，其中包括開關Q2和Q3、二極管D2-D5、無源元件L2和C2，電壓參考IC用于次級控制。該轉換需要隔離高輸入和低輸出電壓，通過正向轉換通道的變壓器(T)和反饋通道的光耦來實現隔離。

圖3. 升壓二極管器件的剖面圖

控制器架構

　　控制器由主變壓器(T)供電(Vcc引腳)，即輔助次級繞組變壓器(圖中未標明)產生一個相對較低的電壓(15V)。由于每個控制器I/O引腳的電壓都低于15V，因此該芯片采用低壓密集型BiCMOS工藝。當PFC和PWM兩部分的運作協調有效時，可以最低的成本(BOM)實現PFC和PWM功能。PFC部分通過上升沿調節(jié)控制。MOSFET Q1在時鐘邊緣關斷，并根據PFC方波的前導/上升沿，在環(huán)路控制下導通。PWM用“拖尾”調制進行控制。MOSFET Q2在時鐘邊緣導通，并根據PWM方波的拖尾/下降沿，在環(huán)路控制下關閉。相應地，在同步時鐘的作用下，兩個晶體管決不同時消耗電流，這樣進一步重新分散電流，從而使高電壓輸入電容的數值降至最小。請注意，在50Hz時，波型與圖1中的曲線類似，當時鐘頻率為67KHz時，開關調節(jié)器的限幅波形使電流出現紋波。

離線功率晶體管

　　線路與變壓器基層之間的所有二極管及DMOS開關均為高壓器件。IEC 61000-3-2規(guī)定單相供電線路中的電壓最大不超過240VRMS(三相線路最大為415VRMS)。因此，這些元件可承受400V至1000V電壓。圖3的升壓二極管的反向電壓高(600V)，正向壓降小(8A時為1.5V)，它是超快速的恢復整流器(trr60ns)。它的玻璃鈍化離子注入外延結構如圖3所示。其它高壓元件為可承受600V電壓的超快速ΜF4005續(xù)流二極管和開關Q1-3。它們都是采用平面條紋DMOS工藝制造的500V N溝道增強型MOSFET，開關速度高，開態(tài)電阻非常低(在10V VGS下的開態(tài)電阻為0.73()。

轉換為低電壓的DC-DC轉換

　　總線電壓VBΜS (如12V)通過開關調節(jié)器(一般為同步降壓轉換器)分配和降低，將電壓降低為常用的3.3V、2.5V、1.8V或VCPΜ。達到50A負載的理想上升沿波谷控制結構是兩相交替同步降壓轉換器，每相的開關頻率可達1MHz。該IC可直接驅動分立DMOS晶體管的高邊和低邊，其集成驅動器的阻抗低(1歐)。

圖4. 高壓DMOS晶體管的剖面圖

未來趨勢

　　有源功率因數校正的方法容易滿足IEC 6100-3-2的功率因數規(guī)范，但所需元件太多。先進的組合IC在同一裸片上集成了兩個控制器，從而降低了半導體元件的復雜度。然而，這兩個控制器是截然不同的，各自需要一套完整的無源元件來實現相關功能。因此，未來的理想器件是真正的單級PFC/PWM控制器，它可將復雜性降低一半或以上，而且不會影響性能。PFC/PWM功能的集成仍處于初發(fā)階段，未來將出現完善的新型架構，可大幅削減現有方案的物料費用。

　　就功率分配的發(fā)展趨勢而言，即從VBΜS至低壓的DC/DC轉換，目前的主流架構是采用交替的同步降壓轉換器，未來的挑戰(zhàn)是: 采用能夠快速響應負載變化的架構，以減少輸出電容數量。人們需要在這些領域開展許多研究工作，這類技術的突破對于整個功率轉換市場都是非常重要的。