3.2 時序仿真結(jié)果

時序設(shè)計(jì)采用Altera公司的Quartus Ⅱ作為開發(fā)平臺，EP3C25Q240為硬件平臺。總的時序仿真結(jié)果如圖5所示，結(jié)果表明所有仿真信號滿足2.2節(jié)中的信號要求;圖6為FPGA上測得V1、V2的相位關(guān)系，圖7為FPGA上測得H1、H2相位關(guān)系，結(jié)果表明相位關(guān)系正確，能夠保證每個時刻至少有一個高電平和一個低電平，保證像元電荷的正常讀出。

4 結(jié)語

時序在硬件電路中成功驅(qū)動了TDICCD8091工作，驗(yàn)證了軟硬件的正確性和準(zhǔn)確性。程序設(shè)計(jì)利用同步時鐘控制全局電路的思想，避免競爭與冒險(xiǎn)，提高了程序的可靠性;采用模塊化設(shè)計(jì)思想提高程序的可重用性、可測試性、可讀性及可維護(hù)性;狀態(tài)機(jī)的設(shè)計(jì)方法提高了程序運(yùn)行的穩(wěn)定性。