2.4 綜合結(jié)果

在上面仿真校驗(yàn)符合設(shè)計(jì)要求后，將Python自動(dòng)轉(zhuǎn)換為Verilog描述，采用Quartus編譯綜合，并使用Model-sim仿真的波形如圖5所示，與圖3的Python環(huán)境下仿真波形相似，由此可見采用Python的軟硬件協(xié)同設(shè)計(jì)方法能有效地進(jìn)行FPGA 設(shè)計(jì)。綜合后FPGA 資源使用情況：LE共1 506個(gè)，寄存器64個(gè)，嵌入式9位硬件乘法器10個(gè)。

3 結(jié)論

本文采用基于Python的擴(kuò)展包MyHDL的軟硬件協(xié)同設(shè)計(jì)方法，在FPGA 上完成了定點(diǎn)平方根算法，設(shè)計(jì)仿真過(guò)程僅使用Python語(yǔ)言，所以仿真校驗(yàn)和傳統(tǒng)的設(shè)計(jì)方法相比效率更高，仿真速度也更快，另外此方法還可以方便，有效地將一個(gè)軟件算法快速地轉(zhuǎn)換為其相應(yīng)的硬件實(shí)現(xiàn)，從而完成軟硬件系統(tǒng)協(xié)同設(shè)計(jì)。

現(xiàn)代系統(tǒng)的算法越來(lái)越復(fù)雜，傳統(tǒng)的軟硬件設(shè)計(jì)方法越來(lái)越不適應(yīng)市場(chǎng)對(duì)設(shè)計(jì)的要求，采用Python進(jìn)行系統(tǒng)設(shè)計(jì)，仿真和校驗(yàn)的速度會(huì)大大地提高，也能夠自動(dòng)將算法轉(zhuǎn)換為對(duì)應(yīng)的硬件實(shí)現(xiàn)，所以采用Python來(lái)進(jìn)行軟硬件協(xié)同設(shè)計(jì)的產(chǎn)品能更快地進(jìn)入市場(chǎng)，并且隨著設(shè)計(jì)復(fù)雜性的進(jìn)一步增強(qiáng)和這種設(shè)計(jì)方法本身的發(fā)展和完善，基于Python的軟硬件協(xié)同設(shè)計(jì)方法將會(huì)有更加廣闊的應(yīng)用前景。