基于FPGA技術(shù)的新型高速圖像采集
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現(xiàn)代的圖形采集技術(shù)發(fā)展迅速,各種基于ISA、PCI等總線的圖形采集卡已能在市場上買到,但是價(jià)格比較昂貴,并且處理功能簡單.對于特殊需要不能很好滿足,往往需要加上后續(xù)處理部分,這給特殊需要的用戶帶來了不便.采用現(xiàn)場可編程芯片及DSP處理芯片構(gòu)成的圖像采集系統(tǒng),可以根據(jù)不同的需要進(jìn)行現(xiàn)場編程,具有通用性好、價(jià)格相對便宜等特點(diǎn).
該系統(tǒng)采用PHILIP公司最新推出的視頻A/D芯片7111,將從CCD輸出的PAL制式的全電視信號轉(zhuǎn)換為數(shù)字信號,由FPGA作為采樣控制器將該八位數(shù)字信號存入片內(nèi)RAM中,隨后可根據(jù)具體需要由DSP進(jìn)行預(yù)處理,提取有用數(shù)據(jù)(數(shù)據(jù)量已很小),然后將所需結(jié)果經(jīng)由ISA總線交給計(jì)算機(jī)處理,完成接口功能.圖1所示為采集系統(tǒng)方框圖.
1 視頻信號的A/D轉(zhuǎn)化
本文所研究的圖形對象是靜態(tài)的,要求采集512×512的灰度圖像,可采用CCD攝像機(jī)進(jìn)行圖像采集.CCD的輸出為標(biāo)準(zhǔn)PAL制式,因此需要進(jìn)行A/D轉(zhuǎn)化.
本系統(tǒng)采用的PHILIP公司的視頻A/D芯片SAA7111具有四路視頻輸入,抗混濾波、梳狀濾波都被集成到芯片內(nèi)部,帶來了極大的方便.場同步信號VREF、行同步信號HREF、奇偶場信號RES1、像素時鐘信號LLC2都由管腳直接引出,省去了以往的時鐘同步電路的設(shè)計(jì),可靠性也有所提高.系統(tǒng)內(nèi)部鎖相環(huán)技術(shù)的集成使得可靠性和設(shè)計(jì)復(fù)雜度都有極大的降低.
在7111中有控制字可以直接控制行同步有效時間,因此可以省略行延遲電路.
2 邏輯控制部分
本系統(tǒng)的核心控制部分由一片FPGA芯片實(shí)現(xiàn).由于FPGA芯片具有高速、高可靠性、開發(fā)周期短的特點(diǎn),并且可以根據(jù)現(xiàn)場的需要進(jìn)行編程、可擦寫多次,因而具有極大的方便性.隨著現(xiàn)代工藝的提高,芯片加工的成本有了極大的降低,可靠性也有保證,芯片的大小和功耗都有極大的降低,特別是3.3V的FPGA是現(xiàn)在廠商主推的產(chǎn)品,并且有繼續(xù)降低的趨勢.現(xiàn)代高技術(shù)的發(fā)展使得FPGA應(yīng)用于電子設(shè)計(jì)中成為可能和必然趨勢.
基于FPGA技術(shù)的采樣控制器要產(chǎn)生眾多的控制信號.當(dāng)微處理器發(fā)出采樣指令時,采樣控制器在此后到來的第一個幀同步信號到來時啟動采樣,并將這幀數(shù)據(jù)存放在SRAM中,采樣結(jié)束后向微處理器發(fā)出采樣結(jié)束ECO信號.采樣控制器主要實(shí)現(xiàn)三個邏輯功能:地址發(fā)生器;握手邏輯;RAM寫時序.
(1)地址發(fā)生器由計(jì)數(shù)器及一部分D觸發(fā)器和邏輯門組成.主要具有場延遲功能和地址發(fā)生功能.由于所采圖像為512×512的正方形(這是由于系統(tǒng)后續(xù)處理的需要),7111中的輸出信號為720×625的矩形,因此需要對7111信號進(jìn)行行延遲和場延遲.
在數(shù)字量存入內(nèi)存時,由于PAL制式的全電視信號為奇、偶場分離,因此可以巧妙利用奇偶信號RES1作為地址線.根據(jù)RES1為垂直地址的高位或?yàn)榈刂返淖罡呶豢墒箞D像在內(nèi)存中的樣子如同一幅圖像或分為上下兩個半場分開的圖像,如圖2所示.
在存儲過程中可采用雙通道技術(shù),即采用兩片內(nèi)存同時存儲數(shù)據(jù),則數(shù)據(jù)總線由八位升至十六位,可使對RAM寫時序的要求降低一半.當(dāng)然這需要對7111輸出的數(shù)字信號進(jìn)行數(shù)據(jù)鎖存,使得兩位數(shù)據(jù)能夠根據(jù)同一控制信號滿足RAM寫時序的要求,如圖3所示.
(2)握手邏輯是采樣控制器和CPU之間的接口,它是由幾個D觸發(fā)器及邏輯門實(shí)現(xiàn)的,如圖4所示.
當(dāng)CS1(正脈沖)啟動采樣時,D1保存該信號,在下一個場同步脈沖到來時D2輸出高電平(即VER采樣使能信號)使行延遲計(jì)數(shù)器開始計(jì)數(shù),同時使D1復(fù)位,確保不再采第二場.當(dāng)延遲計(jì)數(shù)器計(jì)數(shù)到預(yù)置值時產(chǎn)生觸發(fā)信號TRI(正脈沖),此時VER為“1”,則D3置位,輸出采樣使能信號SENB(低有效)和地址選通信號ABSW,使后面的電路處在采樣狀態(tài),在場同步脈沖下降沿D3翻轉(zhuǎn),整個采樣控制電路處在不采樣狀態(tài).D2要在下一個場同步脈沖的上升沿才變?yōu)闊o效.當(dāng)SENB變?yōu)闊o效時(即SENB的上跳沿)觸發(fā)D4,使Q有效,向CPU發(fā)出中斷申請INT,CPU可用CS2清除這個中斷信號.
(3)RAM寫時序電路可根據(jù)芯片對寫操作的具體要求來設(shè)計(jì).系統(tǒng)采樣頻率為13.5MHz即74.1ns),采用雙通道技術(shù)可使寫時序降低一半,寫頻率為13.5/2=6.75MHz即148.2ns).SAA7111提供了27MHz的晶振頻率,則四個時鐘周期完成一個寫操作,時序的最小時間單位為18.5ns(半個周期).根據(jù)RAM寫操作的要求,可以設(shè)計(jì)各種控制信號(WE、HS、VS、CS、SENB)、時鐘信號(CLK)、地址信號和數(shù)據(jù)信號之間的關(guān)系.本系統(tǒng)采用的RAM為IS61C1024,可以滿足系統(tǒng)需要.
采樣控制器擔(dān)負(fù)著重要的作用,是整個系統(tǒng)的核心;而同步控制邏輯又是采樣控制器的控制核心.同步邏輯起著協(xié)調(diào)行、場同步信號、地址計(jì)數(shù)時鐘、SRAM寫信號、采樣數(shù)據(jù)鎖存信號之間的時間關(guān)系、保證SRAM寫操作時各信號的時序配合.由于采樣頻率高達(dá)13.5MHz,因此在硬件實(shí)現(xiàn)過程中需要不斷地模擬與仿真,有時要調(diào)整整個邏輯電路,計(jì)算延遲時間,解決電路中存在的競爭與冒險(xiǎn)等等,這些都需要系統(tǒng)的可修改性好,具備可編程的特點(diǎn).基于FPGA技術(shù)的ASIC設(shè)計(jì)滿足了上述要求,發(fā)揮了現(xiàn)場可編程的特點(diǎn),降低了設(shè)計(jì)成本,縮短了開發(fā)時間,因此系統(tǒng)開發(fā)十分方便.
3 DSP處理技術(shù)
在此采集系統(tǒng)中,基于DSP的圖像處理技術(shù)也得到了應(yīng)用,特別是在圖像的模式識別問題上充分發(fā)揮了DSP的硬件結(jié)構(gòu)和具有特色的編程指令.圖像模式識別的典型算法是卷積運(yùn)算,也即乘累加,正好發(fā)揮DSP軟、硬件的特長.傳統(tǒng)的處理方法是基于計(jì)算機(jī)的硬件和軟件的,計(jì)算機(jī)完成一次乘累加運(yùn)算需要11個機(jī)器周期,而DSP完成同樣的運(yùn)算只需1個機(jī)器周期.本系統(tǒng)采用DSP芯片實(shí)現(xiàn)圖像的模式識別,提高了處理速度,解決了圖像處理過程中由于圖像識別速度慢而影響整個圖像的處理流程,解決了實(shí)際問題,收到了良好的效果.
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