利用低成本FPGA設(shè)計下一代游戲控制臺
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高速的芯片至芯片互連
FPGA通過高速的芯片至芯片互連技術(shù)與GPU和CPU連接，這些技術(shù)包括HyperTransport、PCI Express或串行RapidIO。串行RapidIO和PCI Express是串行而非并行技術(shù)，即串行地發(fā)送數(shù)據(jù)，并通過LVDS以數(shù)據(jù)包的形式恢復(fù)數(shù)據(jù)，而不是一次恢復(fù)一位。從并行到串行接口的轉(zhuǎn)換系統(tǒng)可用較少的線路達(dá)到同樣的高速數(shù)據(jù)速率。
源同步和時鐘數(shù)據(jù)恢復(fù)接口
HyperTransport是一個源同步接口，而PCI Express和串行RapidIO采用時鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)，如下表所示。對于源同步接口而言，傳送方提供數(shù)據(jù)和差分時鐘，這樣就能較容易地在高達(dá)700Mbps的數(shù)據(jù)速率捕獲數(shù)據(jù)。
源同步和時鐘數(shù)據(jù)恢復(fù)接口。
當(dāng)數(shù)據(jù)速率超過700Mbps時，數(shù)據(jù)通道之間的偏移成為數(shù)據(jù)有效窗的重要部分，特別是對寬數(shù)據(jù)通道而言。有些FPGA具有自動對齊功能，能夠針對源同步接口管理數(shù)據(jù)偏移，從而有助于它們達(dá)到超過800Mbps的LVDS數(shù)據(jù)速率(有些情況下高達(dá)2Gbps)。
對于CDR接口而言，并沒有提供額外的差分時鐘。取而代之的是時鐘包含在串行數(shù)據(jù)包中，必須從數(shù)據(jù)中恢復(fù)出來。因此，對于CDR來說時鐘偏移不是一個問題，這與源同步不同。利用SERDES高速串行地發(fā)送數(shù)據(jù)包，CDR接收器將對數(shù)據(jù)本身鎖定相位以取得時鐘。
對于CDR而言，在高速情況下，SERDES抖動是主要問題。抖動是指期待數(shù)據(jù)傳輸?shù)奈恢冒l(fā)生了變化，使得難以準(zhǔn)確地接收到數(shù)據(jù)包。如圖3所示的眼圖，抖動使得圍繞眼睛的黃色帶的寬度發(fā)生變化，圖中用紅色表示。
圖3：CDR眼圖。
有些抖動是隨機的，但大部分抖動是確定性的，是由于其它信號以及靠近數(shù)據(jù)信號的半導(dǎo)體元件的開關(guān)操作引起，或者是由數(shù)據(jù)模式的特性、傳輸?shù)牟黄胶馍仙跋陆禃r間所引起。
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