功耗敏感應用的設計人員如今面對前所未有嚴格的系統(tǒng)總體功耗限制、規(guī)范和標準。與此同時，這類應用所要求的功能、性能和復雜度正不斷增加，但卻不能以增加電池消耗和成本作為代價。對大多數(shù)工程決定來說，確定最佳的器件取決于功耗、性能、邏輯和I/O數(shù)量方面的設計約束。由于基于Flash的非易失性FPGA不需要數(shù)百萬耗電的SRAM配置數(shù)據(jù)存儲單元，其靜態(tài)功耗較之于基于SRAM的解決方案低很多，因而成為功耗敏感應用的理想器件。

可選的解決方案

以前，大多數(shù)設計人員依賴ASIC來滿足設計中的低功耗約束，而不是采用FPGA。由于開發(fā)周期較長、NRE高、缺乏應對標準變化及后期設計修改靈活性差，采用硬連線的ASIC風險較高，對產(chǎn)品生命周期較短的應用不太實際。隨著競爭加劇，上市時間對產(chǎn)品的成敗越來越重要，PLD逐漸成為首選的解決方案。事實上，越來越多的設計人員開始發(fā)現(xiàn)，為適應不斷演進的標準、縮短開發(fā)周期并達到下一代前沿半導體產(chǎn)品所要求的封裝和功耗指標，必須采用低功耗的可編程解決方案。

當然，并非所有的可編程邏輯技術都能很好地滿足低功耗要求。事實上，當今市場上某些“低功耗”FPGA的電流消耗高達30mA，這通常比典型的功耗敏感電池供電應用所能容忍的耗電量還要1到2個數(shù)量級?；赟RAM技術的器件在上電啟動時還會產(chǎn)生浪涌電流，并在系統(tǒng)初始化期間出現(xiàn)加載配置數(shù)據(jù)的功率尖峰，這會導致額外的電池消耗?；?a class="contentlabel" href="http://www.biyoush.com/news/listbylabel/label/Flash">Flash技術的單芯片器件不需要外接配置數(shù)據(jù)器件(如啟動PROM或微控制器) 來完成每次上電啟動的編程加載工作，并具有上電即用功能，無需外部器件的協(xié)助就可完成系統(tǒng)上電。去除SRAM FPGA所需的額外部件，不僅可減少電路板空間和系統(tǒng)功耗，還能提高可靠性，簡化庫存管理，將整體系統(tǒng)成本降低多達70%。

采用Flash*Freeze技術的IGLOO PLUS系列FPGA。

但是，繼續(xù)降低器件電源電壓(Vcc)的日子已不復存在。不僅如此，由于基于SRAM技術的FPGA晶體管密度極高，每一次半導體工藝節(jié)點的縮小都意味著靜態(tài)功耗的增加，因為工藝節(jié)點縮小后，量子隧道效應和亞閾區(qū)泄漏之類的問題變得更加嚴重。這對面向功耗敏感應用的器件是個實實在在的挑戰(zhàn)。隨著漏電流增加，靜態(tài)功耗開始成為功耗的主要部分，因此靜態(tài)功耗成為人們最關心的問題。

由于不需要數(shù)百萬SRAM配置數(shù)據(jù)存儲單元，基于Flash的非易失性FPGA的靜態(tài)功耗比基于SRAM的解決方案要低很多。因此，基于Flash的非易失性FPGA是低功耗應用的理想器件。事實上，在市面上基于Flash的低成本FPGA中，設計人員可以選擇專門針對功耗、速度和I/O以及功耗及成本敏感應用的基本設計要求進行了優(yōu)化的產(chǎn)品。

Actel公司高級產(chǎn)品市場經(jīng)理Hezi Saar。