3．實(shí)驗(yàn)結(jié)果

　　如圖(5)所示，為FPGA控制Max1072的時(shí)序?qū)嶒?yàn)波形圖參考基準(zhǔn)電壓為2.5V。圖中信號(hào)Sta，Clk，Dclk分別對(duì)應(yīng)圖(3)中信號(hào)A，B，D。從實(shí)驗(yàn)結(jié)果可見Max1072的時(shí)鐘頻率為24MHz，啟動(dòng)轉(zhuǎn)換信號(hào)頻率為1.5MHz，與ADC時(shí)序要求完全吻合。

　　圖(6)為隔離前后兩路信號(hào)的比較情況。波形S為輸入模擬信號(hào)，頻率為10KHz。為調(diào)試方便外接了刷新頻率為1MHz的雙極型DAC。經(jīng)ADC隔離采樣再通過DAC將數(shù)字量轉(zhuǎn)換成為模擬量即圖(6)中波形P?？梢姅?shù)字隔離型ADC工作正常，初步驗(yàn)證了該方案的可行性。

　　圖(7)為加入隔離模塊后的跟蹤控制原理性實(shí)驗(yàn)的跟蹤波形。高壓側(cè)電磁干擾對(duì)控制電路的影響有很大程度地減弱。這為實(shí)現(xiàn)高性能的逆變單元提供了可能性。

　　4．結(jié)論與展望

　　通過實(shí)驗(yàn)驗(yàn)證了本文設(shè)計(jì)的基于高速串行模數(shù)轉(zhuǎn)換器Max1072和高速隔離芯片ISO721D的數(shù)字化隔離方案的可行性。利用FPGA作為控制器初步驗(yàn)證了隔離模塊控制時(shí)序的正確性，為跟蹤型逆變單元的檢測環(huán)節(jié)提供了隔離方案，有效的抑制了高壓側(cè)對(duì)控制電路的噪聲竄擾。但是，由于所選DAC的性能偏低，因此沒有進(jìn)行更高頻率信號(hào)的測試。這將在以后的工作中進(jìn)一步驗(yàn)證和完善。